KM29N32000ATS前面所讨论的基本sR锁存器的输出状态是由输入信号S或R直接控制的,而图5.2.8(a)所示电路在基本SR锁存器前增加了一对逻辑门G3、G4,用锁存使能信号E控制锁存器在某一指定时刻根据s、R输入信号确定输出状态。这种锁存器称为逻辑门控SR锁存器。与基本sR锁存器相比,逻辑门控sR锁存器增加了锁存使能输入端E。通过控制E端电平,可以实现多个锁存器同步进行数据锁存。

由图5.2.8(a)可知,输人信号s、R要经过门G3和G4传递,这两个门同时受E信号控制。当E为0时,G3和G4被封锁,s、R端的电平不会影响锁存器的状态;当E为1时,G3和G4打开,将S、R端的信号传送到基本SR锁存器的输人端,从而确定0和0端的状态。显然,当E为1时,逻辑门控SR锁存器的功能与表5.2.1一致。若这时输人信号s=R=1,则Q=0=0,锁存器处于不确定状态。当E恢复为0时,由于O3、O4同时回到0,由Gl、G2构成的基本SR锁存器出现图5.2.3中⑤所指示的情况,将不能确定锁存器的状态,因此,这种锁存器必须严格遵守sR=0的约束条件。

图5.2.8(b)所示是逻辑门控SR锁存器的逻辑符号,其方框内用C1和1R、1S表达内部逻辑之间的关联关系。C表示这种关联属于控制类型,其后缀用标识序号“1”表示该输人的逻辑状态对所有以“1”作为前缀的输人起控制作用。输人R和S受C1的控制,故R和S之前分别以标识序号“1”作为前缀。图5,2.8(b)所示的逻辑符号有两个输出端,分别以0和0命名。0端的小圆圈表示方框外部的逻辑状态永远是内部的逻辑非状态,而0端状态则永远与内部状态一致。这样,不通过图5.2.8(a)所示的逻辑电路,仅从抽象的逻辑符号也可以理解逻辑门控sR锁存器各输入、输出信号之间的逻辑 E关系。

例5.2,3 图5,2.8(a)所示逻辑门控SR锁存器的E、S、R的波形如图5.2,9中虚线上边所示,锁存器的原始状态为Q=0,Q=1,试画出Q3、Q4、0和0的波形。

解:从图5.2.8(a)所示的逻辑电路图得Q3=S・E,Q4=R・E。于是,可根据E、s和R的波形画出o3和Q4的波形。图5.2.8(a)中G1、G2构成基本SR锁存器,再根据表5.2.1即可画出0和O的波形,全部波形如图5.2,9所示。

由于约束条件sR=0的限制,因而实际上很少直接应用这种逻辑门控SR锁存器。但是,许多集成锁存器和触发器都是由这种锁存器构成的,所以它仍是重要的基本逻辑单元电路。