LP2989AILD-1.8(L01EA)sR=0的约束条件,也就是说不允许s=R=1。

基本SR锁存器的保持和置0、置1(表5,2,1中前3行)功能,是一个存储单元应具各的最基本的功能,其典型工作波形如图5.2.2所示。

图5.2,1(a)中基本sR锁存器的s、R端输入波形如图5.2,3虚线上边所示,试画出0和Q对应的波形。

解:根据表5.2,1可以画出0和Q端的波形如图5.2.3虚线下边所示。需要注意,虽然图中①、②两处输人信号违反了SR锁存器的约束条件,出现s=R=1使Q=0=0的情况,但是,如果s和R的1电平不同时撤消,此后的输出状态仍然是可以确定的,如图5.2.3中③、④所示。而在⑤处,由于S和R的高电平同时撤消,所以锁存器以后的状态将无法确定,从而失去对它的控制,在实际应用中必须避免出现这种情况。

图5.2.4所示是用6个NMOs管构成的基本sR锁存器电路,其中TI~T3和T4~T6分别构成两个或非门并实现交叉耦合。该电路是7.2.1节所讨论的静态随机存取存储器基本存储单元的原理电路。

基本SR锁存器也可以用与非门构成,其逻辑原理图和逻辑符号如图5.2.5所示。图5.2.5(a)中的两个与非门是用其等效符号表示的。由图可得该锁存器的逻辑表达式为q=s+q=sq

q=r+q=rq

根据上式可以分析出R状态组合时锁存器的状态 ,如表5.2.2所示 。

当输人为s=R=0时,该锁存器处于不确定状态,因此工作时应当受到s+R=sR=1的条件约束,即同样应遵守SR=0的约束条件。

与前述或非门构成的基本sR锁存器不同,这种锁存器的输入信号s和R以逻辑0作为有效作用信号,因而在图5.2.5(b)的逻辑符号中,输入端在方框外侧用小圆圈表示。为了区别,这种锁存器有时也称为基本SR锁存器。