C5382图4.5.10所示为一简单的PAL结构图,它有4组10×3位的可编程与阵列,4个输入信号和1个输出反馈信号产生10个与阵列的输人变量。每3个乘积项构成一组固定或阵列,共有4组输出。

PAL与阵列所有交叉点都由熔丝连通(图4.5.10中所有交叉点上省略了“×”),编程时保留有用的熔丝,断开无用的熔丝,就得到所需的电路。

例4.5.2 用图4.5.10所示PAL实现下列逻辑函数

L0=ABC+ABCD

L1=ABC+ACD+BCD

L2=ABC+ABC

L3=ABC+ABCD十BCD+ACD

解:这组逻辑函数均为简化的逻辑表达式,有4个输人变量,4个输出。固定或阵列的每一个输出包含3个乘积项,而L0~L23个表达式各包含3个以下乘积项,满足输出端对乘积项数目的要求,可以直接编程实现。

L3表达式包含4个乘积项,不能直接编程实现,但其前两项正好为LO,即

L3=ABC+ABCD+BCD+ACD

   =L0+BCD+ACD

因此,将LO反馈到输入端作为L3的输入就可以实现。编程后的逻辑图如图4.5,11所示。

与中、小规模组合逻辑集成器件相比,PAL的通用性好,速度和集成度均有所提高,设计和使用的灵活性得到改善:但是,由于它采用的是双极型熔丝工艺,一经编程后电路无法修改。并且用PAL实现的时序电路非常有限。为克服这一缺

陷,推出了采用可擦除CMOS编程技术的GAL器件,将在6.7节中介绍。

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组合逻辑电路的门级建模

门级建模就是将逻辑电路图用HDL规定的文本语言表示出来,即调用Verilog语言中内置的基本门级元件描述逻辑图中的元件以及元件之间的连接关系。Verilog语言中内置了12个基本门级元件模型,如表4.6.1所示。门级元件的输出、输入必须为线网类型的变量。当使用这些元件进行逻辑仿真时,仿真软件会根据程序的描述给每个元件中的变量分配逻辑0、逻辑1、不确定态x和高阻态z这4个值之一。下面介绍这些元件的用法。