RMCF0603JT7R50噪声容限表示门电路的抗干扰能力。二值数字逻辑电路的优点在于它的输人信号允许一定的容差。在数字系统中,各逻辑电路之间的连线可能会受到各种噪声的干扰,例如信号传输引起的噪声,信号的高低电平转换引起的噪声,或者邻近开关信号所引起的随机脉冲的噪声。这些噪声会叠加在工作信号上,只要其幅度不超过逻辑电平允许的最小值或最大值,则输出逻辑状态不会受影响。通常将这个最大噪声幅度称为噪声容限。电路的噪声容限愈大,其抗干扰能力愈强。

图3.1.1所示为噪声容限定义的示意图。前一级驱动门电路的输出,就是后一级负载门电路的输人。当前一级输出高电平的最小值仍能满足后级高电平输人最小值时,输人高电平的噪声容限为

VNH=V0H(min)-VIH(mIN)        (3・1.1)

同理得出,输人低电平的噪声容限

VNL=V1L(max)-VoL(max)          (3・1・2)

根据74HC系列CMOS集成电路在5V典型工作电压时的参数,求得其输入高、低电平的噪声容限分别为:

高电平的噪声容限 yNH=y。n(min)^ym(min)=4・9v-3.5V=1.4V

低电平的噪声容限 ‰L=【IL(m ax)^y。“m ax)=1・5Ⅴˉ0.1Ⅴ=1.4V

其他CMOs系列的高、低电平的噪声容限列于表3.1.2中。

传输延迟时间

传输延迟时间是表征门电路开关速度的参数,它说明门电路在输入脉冲波形的作用下,其输出波形相对于输入波形延迟了多长的时间。当门电路的输人端加人一脉冲波形,其相应的输出波形如图3.1.2所示。通常输出波形下降沿、上升沿的中点与输入波形对应沿中点之间的时间间隔,分别用莎pLH和JpHL。