IDT74FST3364Q例2.3.1是图2,3,2所示电路的结构描述方式。第1行以双斜线(//)开始a到本行结尾之间的文本是一个注释,对se1这个电路进行简单的说明。第2行以关

键词module开始声明了一个模块,module后面跟有模块名(mux2to1)和端bU3

口名(a、b、se1、。ut)列表。端口名列表给出了该模块的输人端口、输出端口,端   图2.3.2简单的门电路口用圆括号括起来,多个端口之间以逗号进行分隔。每一条语句以分号结尾。接着,以关键词input和output定义了该模块的输人端口、输出端口。端口的数据类型默认为wire类型,此处将电路内部的结点信号(selnot、a1、b1)定义为wire类型。电路的结构(即逻辑功能)由Ⅴerilog内部预定义的基本门级元件(not、and、or)进行描述,每个门级元件后面包含一个调用名(U1、U2等)和由圆括号括起来、以逗号分隔的输出端口以及输入端口,Verilog规定输出端口总是位于左边的第1个位置,输人端口跟在后面。例如,调用名为U4的或门输出端口是out、输入端口是a1和b1。调用名可以直接使用,不需要事先定义,并且调用基本门级元件时,调用名可以省略。最后模块以endmodule结尾(注意后面没有分号)。由于这个模块描‘述了电路的逻辑功能,故将该模块称为设计块。

对一个实际的门电路来说,信号从输入端口传到输出端口存在着延时,在使用HDL进行逻辑功能仿真时,说明门电路的延时有时是必要的。有关这方面的内容可参考文献[11],本书作为Verilog方面的人门书籍,没有介绍这方面的内容。

逻辑功能的仿真与测试

一旦逻辑电路的设计块完成后,接下来就要测试这个设计块描述的逻辑功能是否正确。为此必须在输人端口加入测试信号,以便从输出端口检测其结果是否正确,这一过程常称为搭建测试平台①。根据仿真软件的不同,搭建测试平台的方法也不同,本书使用Quartus Ⅱ软件(该软件使用方法见附录B)②进行仿真,用该软件以波形图的方式建立一个矢量波形文件(扩展名为.vwf)作为激励信号。

对例2.3.1进行仿真时,首先进人Quartus Ⅱ软件,创建一个新的工程设计项目,并使用文本编辑器输入源程序,再对该设计项目进行编译,然后使用波形编辑器创建一个新的矢量波形文件,最后进行逻辑功能仿真,得到图2,3.3所示的波形。由图可知,在0~50 ns期间,由于se1=o,所以输出out与输人a相同;50~100 ns期间,由于se1=1,故输出out与输人b相同。分析表明该设计块描述的逻辑功能是正确的。

① 系英文Test Bench的译称。

② Altera公司自行研制的软件.为该公司生产的可编程逻辑器件提供了一ˉ个综合开发环境。