由于电路元器件的误差,各元器件的传输延迟时间不同,为了可靠地读取数据,必须使数据通道的最小延迟时间莎Dnlln大于或等于时钟通道的最大延迟时间JDm拟,M02067-09-T即这种非正常的保持时间,是以减小建立时间的余量获得的,因而对数据通道中所使用元器件的时间提出了更高的要求。

    图86.9 建立时间和保持时间与正确取样之间的关系时序图

   一般的逻辑分析仪利用延迟网络使数据保持时间为0。在数据通道中设置延迟网络,主要是针对暂存器的写时钟的,目的是增大数据的延迟时间。适当地选择延迟时间使数据与时钟到达暂存器时,正好满足暂存器的保持时间莎h的要求,而从逻辑分析仪的输人端测试又可得到莎h〓0的效果。图8.6.10是逻辑状态分析仪延迟网络,经过延迟的数据送人暂存器。暂存器的主要作用有两个:第一,它利用经过变换后的系统时钟作为采样时钟,把被测系统数据写入暂存器,实现与系统运

行同步,因此,暂存器是逻辑状态分析仪能够同步取数的核心部件;第二,输入多位并行数据在一个时钟作用下进入暂存器,使得各通道信号同步便于后边的触发识别,消除因各信号延时不同形成的误触发。

   图8,6.10(b)中,LSA为逻辑状态分析仪的简称;εs LsA为逻辑状态分析仪的数据建立时间;莎h~1sA为逻辑状态分析仪的数据保持时间;莎sˉTDs为暂存器的数据建立时间;JhJDs为暂存器的数据保持时间。