一连串的脉冲可以在电路的输人端产生累计效应,使干扰电平的幅度最终超过电路的噪声门限。从这个机理上看,脉冲串的周期越短,对电路的影响越大。ICL3221IAZ当脉冲串中的每个脉冲相距很近时,电路的输人电容没有足够的时间放电,就又开始新的充电,容易达到较高的电平。当这个电平足以影响电路正常工作时,系统就表现出受到干扰。

   实际上在EFT/B试验中,整个试验的原理。

   箭头线表示试验时共模电流的流向,由此可见,在E叫/B的干扰源的远端接地会促进EFT/B共模电流流过EUT内部电路,当共模电流流过内部电路时,电流流经的阻抗是决定干扰影响度的关键。如果阻抗较大,则会有较大的压降产生,即EUT会受到较大的干扰;如果阻抗较小则反之。在本产品中,上、下板之间通过排针互连显然高频下阻抗较大(一般一个PCB上的接插件,有520uH的分布电感;一个双列直插的⒛引脚集成电路插座,引人4~18uH的分布电感)。二个接地点之间也只是通过较窄的PCB布线互连,阻抗也较大。从这方面来说,该EUT一方面需要单点接地来减小共模电流流过EUT内部电路。另一方面,从阻抗分析及试验现象上看,三个接地点之间存在区别,或者说=个接地点之间存在较大的阻抗,这样一来需要通过一定的方法来降低二个接地点之间的阻抗,以使共模电流流过时,压降较小,这对试验成功也非常有利。。猊中,EFT为干扰源,测试时,干扰源分别施加在DC电源口、“胛al cable1上与⒍gnal cable2上;CI、C2是EUT电源输人口的Y电容;C3、C4是信号电缆对参考地的分布电容;P1、P2、P3分别是三个可以接地的接地点;顶层PCB与底层PCB分别是这个EUT中的放置在上面的PCB和放置在下面的PCB,两板信号之间通过排针互连。Zl~ZⅡ表示信号排针的阻抗;Zgl表示地排针的阻抗;Zg2表示P2、P3之间互连PCB印制布线的阻抗。EFT/B干扰造成设备失效的机理是利用干扰信号对设备线路结电容的充电,在上面的能量积累到一定程度之后,就可能引起线路(乃至系统)出错。这个结电容充电的过程也就是EⅢ/B干扰的共模电流流过EUT的过程,流过EUT的共模电流的大小和时间直接决定了EFT/B试验结果。