1.设计内容和要求 L2N7002LT1G

   设计一个8路数字信号发生器与简易逻辑分析仪,要求如下:

   (1)设计数字信号发生器要求:该数字信号发生器能产生8路可预置的循环移位逻辑信号序列,输出信号为TTL电平,序列时钟频率为100Hz,并能够重复输出。逻辑信号序列示例如图7.1.21所示。

   (2)设计简易逻辑分析仪要求

   ①具有采集8路逻辑信号的功能,并可设置单级触发字。信号采集的触发条件为各路被测信号电平与触发字所设定的逻辑状态相同。在满足触发条件时,能对被测信号进行一次采集、存储。

   ②能利用模拟示波器清晰稳定地显示所采集到的8路信号波形,并显示触发点位置。

   ③8位输入电路的输入阻抗大于50kΩ,其逻辑信号门限电压可在025~4V范围内按16级变化,以适应各种输入信号的逻辑电平。

   ④每通道的存储深度为⒛位。

   ⑤能在示波器上显示可移动的时间标志线,并采用LED或其他方式显示时间标志线所对应时刻的8路输入信号逻辑状态。

   ⑥简易逻辑分析仪应具备3级逻辑状态分析触发功能,即当连续依次捕捉到设定的三个触发字时,开始对被测信号进行一次采集、存储与显示,并显示触发点位置。三级触发字可任意设定(例如:在8路信号中指定连续依次捕捉到两路信号11,01,00作为三级触发状态字)。

   ⑦触发位置可调(即可选择显示触发前、后所保存的逻辑状态字数)。