数字输入。AD97“的数字输入包括14个数据输入引脚和一个时钟输入引脚。14位并行数据输入遵循标准正二进制编码,其中D13是最高有效位(MsB),而D0是最低有效位lLsB)。 HZIC620418723X0G当所有数据位都是逻辑1时,r。uTA产生了一个满量程输出电流。r。uT:产生一个满量程电流的互补输出,而这两个输出成为输入码的一个函数。

   数字输入与逻辑门限为/THREsH。LD的CMOS兼容,该门限大约置为字正电源(DUDD)的一半或者用下式进行计算AD9%4的内部数字电路能够工作在2.7~5,5V的数字电源范围内。因此,当DUDD成为调节TTL驱动器的最高电平电压V。H⒁哟因素时,数字输入同样能够调节TTL电平。一般一个3~3.3V的DUDEl能够保证正确的与大多数TTL逻辑系列兼容。除了休眠模式输入端有一个激活下拉电路以外,数字输

入是相似的。这样即使没连上输入,也能确保AD9%4正常工作。

   因为AD97“具有125MHz的更新能力,在实现最优性能时,时钟和数据输入信号的质量就显得非常重要。AD97“工作在较低的逻辑幅度和相应的数字电源OUDD)时,将有较低的数据馈通干扰和片内数字噪声。数据接口电路的驱动器应满足AD97“的最小建立和保持时间,同样要求它的最小/最大输入逻辑电平门限。

   数字信号路径应尽可能短,以避免传播延时失配。在AD97gZ+数字输入和驱动输出之间插入一个低值电阻网络⑿0~100Ω),有助于减少在数字输入上的任何超调和瞬变,这些超调和瞬变是数据馈通所引起的。对长线传输和高数据率,应该考虑传送带技术加上适当的端电来保持“干净”的数字输入。

   外部时钟驱动电路应给AD97“提供一个满足最小/最大逻辑电平的低起伏时钟输入,同时提供快速边沿。快速时钟边沿将有助于减小任何起伏,这些起伏在重构波形上体现为相位噪声。这样,时钟输入应由适于该应用的最快速逻辑系列来驱动。

   注意:时钟输入可以通过一个正弦波来驱动。但该正弦波应以数字门限(DUDD/?)为中心,并满足最小/最大逻辑门限。通常,这将会使相位噪声性能稍有下降,在更高采样速率和输出频率上这种情况值得重视。同样,在高采样率上,应考虑数字逻辑门限的⒛%的容差,因为这将影响有效时钟占空比,从而减少所需的数据建立和保持时间。