1．基于Quartus II软件或其他EDA软件完成电路设计。

   2．编写相应功能模块的HDL设计程序。 H024-02CF

   3．完成顶层电路原理图的设计。

   4．对该电路系统进行功能仿真。

   5．根据EDA实验开发系统上的CPLD/FPGA芯片进行适配，生成配置文件或JEDEC文件。

   6．将配置文件或JEDEC文件下载到EDA实验开发系统。

   7．在EDA实验开发系统上调试、验证电路功能。

   实验内容

   计数器是一种能统计输入脉冲个数的时序电路，而输入的脉钟可以是有规律的，也可以是无规律的。有些场合，要求计数器既有加法计数功能，又有减法计数动能。这种兼有两种计数功能的计数器称为可逆计数器。

   设计一个4位的可逆计数器，计数器在控制信号M的作用下可以在0-9999之间进行加法或减法计数，计数器的步长K从l到99可调。例如当步长K=3时，加法计数为0，3，6，9，12，15……；减法计数为9999，9996，9993，9990，9987……。