带应力的CESIJ⒛iJ是在器件沟道处引人所期望应力的关键技术之一。传统上,CESI'沉积,PI74FCT2573TS并接着进行退火去释放应力层中的氢。这个过程产生了很大的应力,并能够传递到NM()S和PMOs器件的沟道中。然而,这种CESI'仅仅提供了单一形式的应力,不能同时满足NMOS和PM()S对增强应力的要求。正因为如此,双应力层(DSI'),一种T艺引入应变的关键方案应运而生,其将具有拉伸和压缩应变的氮化物层包含在一个单一的CMOS流程中。图8,56说明了DsI'是如何在层间介质间隙填充前生成的,先沉积带有拉伸应力的⒏N层,接着沉积一层薄氧化层,薄氧化层用在此处是作为后续带有压缩应力SiN层刻蚀的停止层。在氧化物刻蚀机中,以低压、大功率的条件可以进行氧化物刻蚀,Cl F6作为主刻蚀气体得到高的选择性()40)。这是由于接触-栅的问距过于缩小,使得在图形稠密区域去除氧化物变得更加困难。更长的刻蚀时间是必不可少的,如果选择性不够高,将导致消耗掉部分拉伸应变的sN层,由此带来更多的白对准硅化物损失。压缩应力SiN层刻蚀和拉伸应

力SiN层刻蚀是在导体刻蚀机中进行的。前者采用CH,F/CHF3/CH2F2和时问模式,而后者使用类似的气体组合以及在主刻蚀步骤中采用终点模式。后者的选择性应该大于15,以确保拉伸应力的sN层没有损失。在D⒏'刻蚀中的一个挑战是拉伸和压缩层交界部分的形状控制,它将影响到接触孔在白对准硅化物Lx域的落位。从十法刻蚀的观点来看,拉伸层的斜坡侧墙(举例来说45°)可以实现对拉伸应力的SiN层刻蚀,这将大大减少在交界处的凸起。一些其他的集成方案,如CMRback,如果交界面恰好在多晶硅栅的顶部,用此方法可以减小凸起。当SiN层对无定形碳(AC)的刻蚀选择比非常高时,如果AC是被作为底层引人到CEsI'中,凸起交界处的副作用可以被忽略。