当CM()S工艺持续缩小尺寸到65nm及以下工艺节点,栅的制造"71:变得更具挑战性。 M74HC563B1R在尺寸缩小的过程中,出现了能够为90nm尺寸光刻的氟化氩(ArF)193nm光刻技术。然而,由于光刻胶厚度的减小和Ar「光刻胶不佳的抗蚀性能,已使得常规的无机硬掩膜技术备受关注。这种抗蚀膜的性质趋于形成各向异性的条纹;并造成栅的侧壁粗糙,囚此会使器件的性能变差。要改善电流驱动能力和减小短沟效应,栅氧化物的厚度也要减小。要克服多晶硅耗尽效应(PT)E),需要使用预掺杂技术。然而,引人预掺杂技术却为常规无机硬掩膜图形带来了一些问题c囚为多品硅在热磷酸巾的腐蚀速率是与预掺杂剂董相关的,在

完成硬掩膜去除步骤时,会发生严重的缩颈现象。所有这些传递出个信号,那就是常规硬掩膜图形时代的结束和亚90nm⒈艺节点图形发展新时代的开始。

   关键T艺参数的变化,如多晶硅栅刻蚀的CDU、由密集到稀疏区的刻蚀偏差(TPEB)、线宽粗糙度(I'WR)以及多晶硅栅形状(特别是底部形状)等,必须被很好地控制,以改善器件性能和提高良率。必须仔细地优化所有这些参数,以避免其中的任何一个退化。众所周知,漏饱和电流(IdMt)是表明器件电性能的基准尺度,其应该正比于器件的有效沟道长度,与多晶硅栅的CDU有着密切的关系。V讪n是评价器件特性的另一个关键参数,图8,15(a)显示的是双斜率VnⅡ(刁`V∫和大V`<阈值电压>),这个问题依赖于TPEB的表现。好的TPEB结构不会产牛V汕n双斜率问题。LWR与晶体管的阈值电压变化相关,明显地增大了关态电流的泄漏I。图8.15(b)显示的是NM()s泄漏电流的模型预测,及在0.13umCM()s技术中,对应不同程度的LWR,驱动电流是栅长度的函数的结果。在65nm及以下I艺节点,必须考虑减小多晶硅栅形貌的变化。