电路中的节点也可能由于短路等原因,在其周罔节点的动作下,被错误地影响为0或1。由于这VEJ221M1VTR-0810种失效机理与干扰错误链上节点间逻辑上的相互独立性有关,困此在没有考虑到具体工艺、失效在电路中的位置及窜扰影响的范围等因素时,并不能精确判断窜扰的情况。例如,Π′L电路中,两节点间短路时逻辑0的可能性更大;ECL电路中,为逻辑1的情况居多;α收)S电路中则也可能出现中间电平。理论上讲,″条线中任意两条发生短路的可能性为″(″―D/2,但显然,短路通常都发生在相邻的线间。若考虑到多于两条线的短路情况,概率就大大增加了。通常干扰错误中可能的情况多于固定错误模型。另外,干扰错误还可能导致电路中形成反馈回路,更增加了分析的难度。

   与CMOS工艺相关的失效

   CMOs工艺是目前微电子工艺中应用最广泛的,囚而由CMOS工艺自身的特点出发,得到的失效模型也比较实际。

    固定错误模型对于CMCE工艺集成电路来讲,相当于输人端固定接到VⅠα)(逻辑1)或地(逻辑0)。统计表明还有约三分之一的错误情况不在此列,这样就必须找到更加适用的失效模型。为CMOS与非门和或非门,正常情况下,由于p管和n管中总有一个截止,不存在由电源到地的通路,功耗很小。假设图14-15(a)中的Tl管开路,则在输人端~qB=01时,由于Tl管没有导通,造成输出端悬浮。然而,假设输人向量变化的顺序是00、01、10、11,第一个输人向量00在输出端产生逻辑1,由于电容作用得以在输人01时保持,并产生向量01输出1的假象。因而输人向量变化的顺序就需要改为11、01。对于T2管开路的情况则应是11、10。

   对于图14-15(a)中n管串联的情况,当其中之一开路时,输出端将不能放电到0,p管短路时充电将不到Vn)。在图14-15(b)中,n管并联的情况,开路会产生记忆错误,p管短路将导致输出端不能充分放电。