可以通过向埋入N+区增加自校准埋入P层而提高双极型器件的集成度,如图4.32所示。EPM9320LC84-15这样可以使相邻势阱之间的间距变得更加紧凑,即相邻的集电极之间的间隔大大减小。除了间隔方面的改进之外,新的工艺不再需要掺杂的N型外延层。其实现方法是沉积一个近本征外延层以取代N型外延层,其掺杂浓度由双极器件和PMOs器件的电学要求决定。自校准的P阱和N阱也将注入本征外延层中,而且每个阱都能独立地进行优化。在这项工艺中,另一个改进是使用一个额外的掩膜来实现多晶硅发射极,而不是在N+型源极/漏极形成过程中制作扩散集电极。更浅的发射极和更窄的基区宽度使得多晶硅发射极可以达到更好的双极性能,另外通过使用相同的多晶硅层同时形成CMOS栅极和双极型发射极,又可以使增加的工艺复杂性降低。为了将这一高性能Bi-CMOs工艺结合到传统的CMOS工艺中,需要4个额外的掩膜层(埋入N+、深N+下向扩散、P基极和发射极的多晶硅)。