属性指的是关于实体、 ACS06AF20-8S(025)结构体、类型、信号的一些特征。有些属性对综合（设计）非常有用，如：

   ①值类属性：分为’left，’right，’low, 'high，’length。其中用符号“’’’隔开对象名及其属性。left表示类型最左边的值；right表示类型最右边的值；low表示类型中最小的值；high表示类型中最大的值；length表示限定型数组中元素的个数。

   例：sdown  :IN STD_LOGIC_VECTOR(8 DOWNT0 0);

   sup    :IN STD_LOGIC_VECTOR(O T0 8);

   则这两个信号的各属性值如下：

   sdown'Ieft=8; sdowdright=0; sdown'Iow=0; sdown'high=8; sdown'Iength=9;

   sup'Ieft=0; sup'right=8; sup'Iow=0; sup'Iugh=8; sup'Iength=9;

   ③信号类属性：这里仅介绍一个对综合及模拟都很有用的信号类属性：’EVENT。它的值为布尔型，如果刚好有事件发生在该属性所附着的信号上（即信号有变化），则其取值为Ture，否则为False。用它可决定时钟边沿是否有效。即时钟是否发生。

   例：时钟边沿表示。

   若有如下定义：

   SIGNAL clk:IN STD LOGIC;

   则：

   clk='l'AND clk' EVENT和clk' EVENT AND clk=’1’表示时钟的上升沿。且其值为1，因此表示上升沿。

   clk='0' AND clk' EVENT和clk' EVENT AND clk=’0’表示时钟的下降沿。且其值为l，因此表示下降沿。

   此外，还可利用预定义好的两个函数来表示时钟的边沿。

   RISING_EDGE(clk)  表示时钟的上升沿

   FALLING_EDGE(clk)表示时钟的下降沿