可以用四个与非门实现异或门的逻辑功能。图2.2.1为74LSOO的引脚图，内部FDPF7N60NZ共集成了4个与非门；图2.2.2为与非门实现异或门的电路。

   图2.2.2与非门实现异或门电路

   二进制加法运算电路

   半加器

   仅仅考虑两个一位二进制数相加，而不考虑低位的进位的运算电路。半加器真值表如表2.2.1所示，故相加的和S(A，B)= A(DB，向高位的进位C(A，B)= AB。

   图2.2.3为74LS86的引脚图，内部共集成了4个异或门。图2.2.4是用与非门和异或门设计实现的半加器电路，图2.2.5和图2.2.6则是基于Multisim的半加器电路仿真图和仿真波形，验证了电路设计的正确性。

   表2.2.1  半加器真值表