•VDD = 1.8v±0.1v, VDDQ = 1.8v±0.1v
•jedec标准1.8V I/O (sstl_18兼容)
•差分数据频闪(DQS, DQS#)选项
•4n位预取架构
•重复输出频闪(RDQS)选项为x8
•DLL对齐DQ和DQS转换与CK
•4个内部银行并行操作
•可编程CAS延迟(CL)
•发布CAS附加延迟(AL)
•写时延=读时延- 1t
CK
•可选择的爆发长度:4或8
•可调的数据输出驱动强度
•64ms, 8192周期刷新
•片内终止(ODT)
•工业温度(IT)选项
•通过无铅认证
•支持JEDEC时钟抖动规范
