MT41K256M8DA-125 AIT:K DDR3L SDRAM
– 256 Meg x 8256M8
– 128 Meg x 16128M16
– 78-ball FBGA (8mm x 10.5mm) – x8
– 96-ball FBGA (8mm x 14mm) – x16
– 64ms at –40°C to +85°C
– 32ms at +85°C to +105°C
– 16ms at +105°C to +115°C
– 8ms at +115°C to +125°C
MT41K256M8 – 32 Meg x 8 x 8 banks
MT41K128M16 – 16 Meg x 16 x 8 banks
MT41K256M8DA-125 AIT:K功能描述
DDR3 SDRAM采用双数据速率架构，实现高速运行。
双数据速率体系结构是一种8n预取体系结构，其接口de签名用于在I/O引脚上每个时钟周期传输两个数据字。一次读或写
DDR3 SDRAM的操作有效地由单个8n位宽的四时钟组成
在内部DRAM核心上进行周期数据传输，在I/O引脚上进行8个相应的n位宽，一个半时钟周期数据传输。
差分数据频闪(DQS, DQS#)与数据一起对外传输
用于DDR3 SDRAM输入接收器的数据捕获。DQS与数据居中对齐
对于写道。读取的数据由DDR3 SDRAM传输，并沿边缘对齐
数据用闪光灯。
