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发布时间:2012/6/12 13:59:00 访问次数:921发布企业:深圳市骏创达科技有限公司

深圳市骏创达科技有限公司
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智能手机、平板电脑以及其它高性能消费电子产品等的融合趋势使得系统设计日趋复杂,单个系统会整合多核CPU、图形处理器和DSP,而且通常要支持10多个接口协议。这对SoC芯片设计验证方法学产生了巨大的影响。Synopsys(新思科技)高级市场总监Rajiv Maheshwary表示,自20世纪90年代到现在,大规模集成电路设计随着复杂度的增加,在验证方法上经历了从仿真到验证的过程。第一次转变是通过HDL仿真和SynopsysVCS这样的编译代码仿真技术解决“仿真生产率差距”问题,而后转变到到通过引入SystemVerilog和高级测试平台解决“验证生产率差距”问题。因为到了21世纪,网络应用推动的设计复杂性上升到一个更高水平。ASIC的门数量已达到1000万或更多,因此,IP模块的采用也越来越多。这种情况使得更加先进的验证技术,如各种高级测试平台、约束随机验证法和断言等成为提升“验证覆盖率”的关键,但由于这些新技术是单点工具,带来了测试效率和管理瓶颈的问题。SystemVerilog和高级测试平台环境为解决这些问题提供了方法。


由Synopsys提供的一份资料显示,目前超过60%的45纳米及以下工艺的设计和超过90%的32纳米及以下工艺的设计都使用VCS进行验证。设计指标包括几千万行RTL和测试平台代码,需要验证150GB以上的计算机内存,10 个或以上协议(单芯片),几十万个断言,几十至上百个电压域,需要分析超过1TB的覆盖率数据。为了满足庞大的SoC验证需求,除了持续增长的计算机阵列规模,验证团队的规模也已扩大至设计团队的至少两倍。另外,巨大的成本风险也将验证推向设计的前期阶段。这份资料指出,SoC验证工作的放大系数是10倍:如果在RTL阶段解决某个问题的成本是1万美元,在版图阶段解决这个问题的成本将是10万美元;如果它通过了tapeout阶段,则会造成100万美元的损失。推出一个缺陷设计的经济损失有可能是灾难性的,可高达几亿美元。

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