供应EP2S90F1020C5N
发布时间:2019/7/8 10:06:00 访问次数:186 发布企业:深圳市晶美隆科技有限公司
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配置单元的功能是传输数据解压到FPGA,
根据不同的配置方案。 增强配置设备支持
四个并行配置模式,
n
= 1、2、4或8 (
n
的数量是
位发送/
DCLK
周期的
数据[n]
行)。 的值
n
= 1对应
传统PS配置方案。 的值
n
= 2,4,8对应
并行配置2、4或8种不同的PS配置链,分别。
此外,在FPP模式可以配置FPGA,八个比特
数据
是
以FPGA /
DCLK
周期。 根据配置总线宽度(n),
电路变化未压缩的有效配置数据
数据[n]
别针。 未使用的
数据[]
针推低。
除了传输fpga配置数据,配置电路
还负责暂停配置时没有足够的数据
用于传输。 这发生在flash阅读带宽低于
配置写带宽。 配置被停止停了下来
DCLK
来
FPGA,当等待数据从flash或读取数据
解压。 这种技术被称为“暂停
DCLK”。
增强配置设备闪存特性90 - ns访问时间
(大约10 MHz)。 因此,flash阅读约160带宽是有限的
flash每秒(Mbps)(16位数据总线,
DQ [],
在10 MHz)。 然而,
更高的配置速度由Altera fpga和翻译
高配置写带宽。 例如,100 - mhz Stratix FPP
配置需要800 Mbps的速度(8位数据
数据[]
公共汽车在100 MHz)。
这远远高于160 Mbps闪存可以支持,和是
配置时间的限制因素。 压缩flash-read增加有效
带宽相同数量的配置数据占用更少的空间在闪光
压缩后的记忆。 自Stratix配置数据压缩比
大约两个,有效阅读带宽翻倍到320 Mbps。
最后,配置控制器还管理配置中出现的错误。 一个
CONF_DONE
FPGA并不de-assert时发生错误
CONF_DONE
信号
在64
DCLK
最后一点后周期配置数据传输。 当一个
CONF_DONE
错误检测,控制器脉冲
OE
线低,拉
nSTATUS
低,触发另一个配置周期。
一个循环冗余校验(CRC) FPGA检测腐败时发生错误
配置数据。 这个腐败的噪声耦合的结果
董事会如信号完整性差信号的配置。 当这个错误
通过FPGA(通过驱动信号
nSTATUS
线低),控制器将停止
配置。 如果双方配置错误选项启用后
FPGA,它释放
nSTATUS
信号经过复位超时时间和控制器
尝试重新配置FPGA。
FPGA配置过程完成后,控制器驱动
DCLK
低,
的
数据[]
销高。 此外,该控制器停课其内部接口
闪存,使弱者对flash的地址和控制内部引体向上
线,并使bus-keep电路闪存数据行。
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