sn74bct245ns每一次状态转换都有一定的时间延迟,同步时序电路的所有触发器是同时转换状态的,与之不同,异步时序电路各个触发器之间的状态转换存在一定的延迟,也就是说,从现态s″到次态s″+l的转换过程中有一段“不稳定”的时间。在此期间,电路的状态是不确定的。只有当全部触发器状态转换完毕,电路才进人新的“稳定”状态,即次态su+1。因此,异步时序电路的输入信号(包括时钟信号)必须等待电路进人稳定状态之后才允许发生改变,否则电路会处在不确知的状态。由于上述延迟时间的存在,对于同一系列的集成逻辑电路,类似功能的同步时序电路的速度要快于异步时序电路。

下面以两个实例来说明异步时序电路的分析过程。

例6,4,1 分析图6.4.1所示逻辑电路。

图6,4.1 例6.4,1的逻辑电路图

解:在图6,4,1所示的电路中,两触发器ffo和ffi的cp0和cp1未共用时钟信号,故属于异步时序电路。

列出各逻辑方程组,这时需要考虑各触发器时钟信号cp″的作用:只有cpn=1发生后,触发器才可能转换状态,当cp=0,即ui=1时,触发器应保持原态。因此,触发器的特性方程中应引人cpn而改写为如下的状态方程组

q+1=doui+ou=0b       (6.4.1)

示的电路,这段时间大约在40 ns左右。

逻辑功能分析,由状态图和时序图可知,该电路是一个异步二进制减计数器,z信号的上升沿可触发借位操作。也可把它看作为一个序列信号发生器。输出序列脉冲信号z的重复周期为4 rcp,脉宽约为1 rcp。

例6,4,2 分析图6,4,4所示逻辑电路。

图6.4.4 例6.42的逻辑电路图

解:这是由3个下降沿触发的r′触发器构成的异步时序电路g只要相应触发器的时钟输人端cp。出现一次从1到0的跳变,其状态就会翻转一次。下面按步骤进行分析。

列出各逻辑方程组,根据逻辑图列出各触发器时钟信号的逻辑表达式

cpo=q2+cΚ=q2ck               (6.4.3)

cp1=0                    (6.4.4)

cp2=qoo1+q2+cz’Κ=(q001+q2)c~k        (6.4.5)

输出方程组,即三个触发器的输出信号o2、q1、q0。

状态方程组引人cp后,r触发器的特性方程q=0,应改写为如下状态方程

0tl=lr()+0lt         (6・4・6)

1=0{rp+ol       (⒍4.7)

0+l=rp2+q・i        (⒍4.8)

注意:此例中每当cp″u发生由1到0的跳变时u=1。

列出状态表从现态o2=o1=g=0开始列状态表。应从c芭Κ所能触发的第一个触发器ff。开始推导其次态。首先确定印0:根据式(⒍4.3),由于q2=0,c=Κ.

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