mps2222arlg寄存器类型表示一个抽象的数据存储单元,它具有状态保持作用。寄存器型变量只能在iniual或always内部被赋值。寄存器型变量在没有被赋值前,它的默认值是x。

在Ⅴerilog中,有4种寄存器类型的变量,如表2.3.2所示。

表2.3,2 寄存器型变量及其说明

常用的寄存器类型由关键词reg定义。如果没有明确地说明寄存器型变量是多位宽的矢量,则寄存器变量的位宽为1位c reg型变量的定义格式如下:

下面是reg型变量定义的一些例子:

reg clock;//定义1位寄存器变量

reg[3:0] counter;//定义4位寄存器变量

integer、real和time等3种寄存器型变量都是纯数学的抽象描述,不对应任何具体的硬件电路。integer型变量通常用于对整数型常量进行存储和运算,在算术运算中integer型数据被视为有符号的数,用二进制补码的形式存储。而reg型数据通常被当作无符号数来处理。每个integer型变量存储一个至少32位的整数值。注意integer型变量不能使用位矢量,例如integer[3:0]

num;的定义是错误的。integer型变量的应用举例如下:

integer counter;//定义一个整型变量counter

initial

counter=-1;//将一1以补码的形式存储在counter中

其中,inidal是一种过程语句结构,只有寄存器类型的变量才能在in“ial内部被赋值。

rea1型变量通常用于对实数型常量进行存储和运算,实数不能定义范围,其默认值为0。当实数值被赋给一个integer型变量时,只保留整数部分的值,小数点后面的值被截掉。real型变量的应用举例如下:

real delta;//定义一个实数型变量delta

initial

begin

逻辑代数与硬件描述语言基础寄存器类型功能说明reg用于行为描述中对寄存器型变量的说明integer32位带符号的整数型变量real64位带符号的实数型变量,默认值为0time64位无符号的时间型变量

在Ⅴerilog中使用大约100个预定义的关键词定义该语言的结构,Ⅴerilog使用一个或多个模块对数字电路建模,一个模块可以包括整个设计模型或者设计模型的一部分,模块的定义总是以关键词module开始,以关键词endmodule来结尾。模块定义的一般语法结构如下:

module模块名(端口名1,端口名2,端口名3,…);

端口类型说明(input,outouⅢnout);

参数定义(可选);

数据类型定义(wire,reg等);

说明部分

其中,“模块名”是模块唯一的标识符,圆括号中以逗号分隔列出的端口名是该模块的输人端口、输出端口;在Ⅴerilog中, “端口类型说明”为input(输入端口)、output(输出端口)、inout(双向端口)三者之一,凡是在模块名后面圆括号中出现的端口名,都必须明确地说明其端口类型。“参数定义”是将常量用符号常量代替,以增加程序的可读性和可修改性,它是一个可选择的语逻辑功能描述部分,其顺序是任意的

2.3 硬件描述语言蹈叼og hdl基础

delta=4e10;//给delta赋值

delta=2.13;

end

integer i;//定义一个整型变量i

initial

i=delta;//i得到的值是2(只将实数2.13的整数部分赋给i)

tme型变量主要用于存储仿真的时间,它只存储无符号数。每个time型变量存储一个至少64位的时间值。为了得到当前的仿真时间,常调用系统函数$ume。time型变量的应用举例如下:

time current time;//定义一个时间类型的变量current~time

initial

c urrent_time=$dme;//保存当前的仿真时间到变量current~time中

实例化低层模块和基本门级元件;

连续赋值语句(assign);

过程块结构(inidal和always)

行为描述语句;

endmoduie