QL7100 QuickDSP数据表
结合嵌入式DSP模块，性能，密度，
和嵌入式RAM
1.0设备亮点
时钟网络
9全局时钟网络
1专用， 8个可编程
16个I / O（高驱动器）网络：
高速定制逻辑
0.25U ， 5层金属CMOS工艺
2.5 V的Vcc ， 2.5 / 3.3 V驱动能力的I / O
256个可编程I / O
960逻辑单元
292000最大的系统门
多路复用基础的架构，
2银行每I / O
20四网网络： 5元象限
可编程I / O
高性能的增强型I / O：
小于3纳秒的Tco
可编程斜率控制
可编程I / O标准
LVTTL ， LVCMOS ， PCI ， GTL + ， SSTL2 ，
和SSTL3
8个独立的I / O组
3寄存器配置：输入，输出， OE
非易失性技术
完全可定制任何
数字应用
双端口SRAM
双端口SRAM 36块
2,304位双端口高性能
参数化的IP
免费IP参数给予了
DSP向导
支持多种层次和IP
实例
SRAM块
共有82900位
RAM / ROM / FIFO向导自动
CON组fi guration
可配置和可级联
第2，第4 ，第9和18阵列的大小
＆ LT ; 3 ns的存取时间， 300 + MHz的FIFO
应用
信号处理运算符
信号处理功能
对于VoIP网络/通信
语音/语音处理
信道编码
图1 ：嵌入式QuickDSP框图
QL7100 QuickDSP
TM
数据表修订版A
1
QL7100 QuickDSP数据表
2.0交流特性在Vcc = 2.5V ， TA = 25 ° C（ K = 1.00 ）
的交流规范，逻辑单元图和波形如下。
图2： QuickDSP逻辑单元
表1：逻辑单元
符号
逻辑单元
tPD的
TSU
THL
TCLK
tCWHI
tCWLO
TSET
TRESET
TSW
TRW
组合延迟：时间采取的组合电路，以输出
建立时间：时间触发器的同步输入之前必须保持稳定的量
在有效时钟边沿
保持时间：时间量触发器的同步输入必须是后稳定
积极块边缘
时钟输出延迟：时间触发器的同步输入必须是稳定的量
活动块边缘后
时钟高电平时间：时间的长短，时钟居高不下
时钟低电平时间：时间的长短，时钟保持低
设定的延迟：时间量时，触发器被“套”之间（高）
而当Q是随之而来的“设置”（高）
复位延时：当触发器之间的时间量“复位” （低），当Q为
随之而来的“复位” （低）
设置宽度：时间长了SET信号保持高电平
（小若低电平有效）
复位宽度：时间长度的RESET信号保持高电平
（小若低电平有效）
参数
传播
延迟（ns ）
1
0.257
0.22
0
0.255
0.46
0.46
0.18
0.09
0.3
0.3
2
www.quicklogic.com
2001 QuickLogic公司
QL7100 QuickDSP数据表
图8 ： QuickRAM模块
表4 ： RAM单元同步写时序
符号
参数
传播
延迟（ns ）
1
0.675
0
0.654
0
0.623
0
4.38
RAM节同步写时序
TSWA
THWA
TSWD
THWD
TSWE
THWE
TWCRD
WA建立时间WCLK ：时间写地址量
必须写时钟的有效边沿前稳定
WA保持时间，以WCLK ：时间量写入地址必须
写时钟的有效边沿后保持稳定
WD建立时间WCLK ：时间写数据必须是量
写时钟的有效沿之前稳定
WD保持时间WCLK ：时间写数据必须是量
写时钟的有效边沿后稳定
我们建立时间WCLK ：所需的时间写使能绝
写时钟的有效沿之前稳定
我们认为时间WCLK ：所需的时间写使能绝
写时钟的有效边沿后保持稳定
WCLK到RD （ WA = RA）的[5]：时间的活性之间的量
写时钟边缘和时间的数据可在RD
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TM
数据表修订版A
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