QL3060 pASIC 3 FPGA数据手册
60000可使用的PLD门pASIC 3 FPGA结合了高性能
和高密度
设备亮点
高性能&高密度
60000可用PLD盖茨与316个I / O
300 MHz的16位计数器，
八低偏移的分布式
网
提供两个阵列时钟/控制网络
400 MHz的数据路径
0.35
m
四层金属的非挥发性
CMOS工艺的最小模具尺寸
易于使用/快速发展
周期
100％的可路由与100 ％的利用率和
给逻辑单元触发器的时钟，设置和重置
输入 - 每个驱动由一个只输入引脚
提供了6个全局时钟/控制网络
以逻辑单元F1，时钟设定，以及复位
输入端和所述输入端和I / O寄存器时钟
复位和使能输入端以及输出端
使能控制 - 每一个驱动的输入 -
只或I / O引脚，或任何逻辑单元输出或
I / O单元的反馈
完整的引脚输出的稳定性
可变粮食逻辑单元提供高
性能和100 ％的利用率
全面的设计工具包括高
优质的Verilog / VHDL综合
高性能
输入+逻辑单元+输出总延迟
在6纳秒
数据路径速度超过400 MHz的
计数器速度超过300 MHz的
先进的I / O能力
接口与两个3.3 V和5.0 V器件
PCI兼容3.3 V和5.0 V客车
为-1 / -2 / -3 / -4速度等级
完整的JTAG边界扫描
I / O单元有独立控制
注册的输入路径和输出使能
共有316 I / O引脚
308的双向输入/输出管脚，
PCI兼容5.0 V和3.3 V的公交车
-1 / -2 / -3 / -4速度等级
八高驱动输入/分发
网销
图1 ： 1584 pASIC 3逻辑单元
2002 QuickLogic公司
www.quicklogic.com
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QL3060 pASIC 3 FPGA数据手册修订版D
体系结构概述
该QL3060是pASIC 3系列FPGA的60,000可用的PLD门成员。 pASIC
3 FPGA的制造在0.35
m
采用QuickLogic的四层金属工艺
的专利
ViaLink
技术，提供高性能，高密度的独特组合，
成本低，并且极端易于使用。
该QL3060含有1,584个逻辑单元。最多316个I / O时， QL3060是
提供208 - PQFP和456引脚PBGA封装。
为彻底pASIC 3家软件支持，包括QL3060 ，可
通过三个基本的软件包。狱卒QuickWorks
封装提供了最
从设计输入到逻辑综合，布局和布线完整的FPGA的软件解决方案，
仿真。的的QuickTools
TM
对于工作站封装为设计人员提供一个解决方案
谁使用Cadence的
，示例
TM
明导
新思
， Synplicity公司
， Viewlogic系
TM
， Aldec公司
TM
,
或其他第三方工具进行设计输入，综合，或模拟。
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QL3060 pASIC 3 FPGA数据手册修订版D
电气规格
AC特性在V
CC
= 3.3 V ， TA = 25 ° C（ K = 1.00 ）
为了计算延迟，从乘以相应的K系数
表7
由所提供的数字
in
表1
通过
表5
.
表1：逻辑单元
符号
参数
1
t
PD
t
SU
t
H
t
CLK
t
CWHI
t
CWLO
t
SET
t
RESET
t
SW
t
RW
组合延迟
建立时间
b
保持时间
时钟到Q延迟
时钟高电平时间
时钟低电平时间
设置延时
复位延时
设置宽度
复位宽
b
传播延迟（ NS ）扇出
a
2
1.7
1.7
0.0
1.0
1.2
1.2
1.3
1.1
1.9
1.8
3
1.9
1.7
0.0
1.2
1.2
1.2
1.5
1.3
1.9
1.8
4
2.2
1.7
0.0
1.5
1.2
1.2
1.8
1.6
1.9
1.8
8
3.2
1.7
0.0
2.5
1.2
1.2
2.8
2.6
1.9
1.8
1.4
1.7
0.0
0.7
1.2
1.2
1.0
0.8
1.9
1.8
一。通过在V的变化过程为最坏的情况下传播延迟时间表示
CC
= 3.3 V和
TA = 25
°
C.乘以相应的延迟因子，K ，速度等级，电压和温度
设置在指定的
表7
.
B 。这些限制是由通过pASIC选择有代表性的最慢的路径衍生
3个逻辑单元，包括典型的网络延迟。具体路径最坏情况下的延迟值应被去
从时间的特定设计的分析termined 。
表2 ：仅为输入/生物钟细胞
符号
参数
1
t
IN
t
INI
t
ISU
t
IH
t
LCLK
t
LRST
t
lESU
t
LEH
高驱动输入延迟
高驱动输入，反相延迟
输入寄存器建立时间
输入寄存器保持时间
输入寄存器时钟到Q
输入寄存器复位延时
输入寄存器时钟使能建立时间
输入寄存器时钟使能保持时间
1.5
1.6
3.1
0.0
0.7
0.6
2.3
0.0
传播延迟（ NS ）扇出
a
2
1.6
1.7
3.1
0.0
0.8
0.7
2.3
0.0
3
1.8
1.9
3.1
0.0
1.0
0.9
2.3
0.0
4
1.9
2.0
3.1
0.0
1.1
1.0
2.3
0.0
8
2.4
2.5
3.1
0.0
1.6
1.5
2.3
0.0
12
2.9
3.0
3.1
0.0
2.1
2.0
2.3
0.0
24
4.4
4.5
3.1
0.0
3.6
3.5
2.3
0.0
一。通过在V的变化过程为最坏的情况下传播延迟时间表示
CC
= 3.3 V和
TA = 25
°
C.乘以相应的延迟因子，K ，速度等级，电压和温度
如在规定的TURE设置
表7
.
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QL3060 pASIC 3 FPGA数据手册修订版D
表3 ：生物钟细胞
符号
参数
传播延迟（ NS ）每半柱荷载
a
1
t
确认
t
GCKP
t
GCKB
阵列时钟延时
全局时钟引脚延时
全局时钟缓冲器延迟
1.2
0.7
0.8
2
1.2
0.7
0.8
3
1.3
0.7
0.9
4
1.3
0.7
0.9
8
1.5
0.7
1.1
10
1.6
0.7
1.2
11
1.7
0.7
1.3
一。该阵列的分布式网络由40个半列和全球分布式网络CON-
44半列SIST ，每个从动由一个独立的缓冲器。用一半的列数
不影响时钟缓冲器延迟。该阵列时钟有高达一半的列8负荷。该格洛
BAL时钟有高达一半柱11的负荷。
表4 ：只能输入的I / O单元
符号
参数
传播延迟（ NS ）扇出
a
1
t
I / O
t
ISU
t
IH
t
lOCLK
t
lORST
t
lESU
t
LEH
输入延时（双向垫）
输入寄存器建立时间
输入寄存器保持时间
输入寄存器时钟到Q
输入寄存器复位延时
输入寄存器时钟使能建立时间
输入寄存器时钟使能保持时间
1.3
3.1
0.0
0.7
0.6
2.3
0.0
2
1.6
3.1
0.0
1.0
0.9
2.3
0.0
3
1.8
3.1
0.0
1.2
1.1
2.3
0.0
4
2.1
3.1
0.0
1.5
1.4
2.3
0.0
8
3.1
3.1
0.0
2.5
2.4
2.3
0.0
10
3.6
3.1
0.0
3.0
2.9
2.3
0.0
一。通过在V的变化过程为最坏的情况下传播延迟时间表示
CC
= 3.3 V和
TA = 25
°
C.乘以相应的延迟因子，K ，速度等级，电压和温度
设置在指定的
表7
.
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QL3060 pASIC 3 FPGA数据手册修订版D
表5 ：只输出I / O单元
符号
参数
30
t
OUTLH
t
OUTHL
t
PZH
t
PZL
t
PHZ
t
PLZ
输出延迟低到高
输出延迟高至低
输出延迟三态到高
输出延迟三态到低
输出延迟高到三态
输出延迟低到三州
a
传播延迟（ NS ）输出负载
电容（pF）
50
2.5
2.6
1.7
2.0
-
-
75
3.1
3.2
2.2
2.6
-
-
100
3.6
3.7
2.8
3.1
-
-
150
4.7
4.8
3.9
4.2
-
-
2.1
2.2
1.2
1.6
2.0
1.2
一。在呈现的负载
图2
用于吨
PXZ
:
t
PHZ
1Κ
5 pF的
1Κ
t
PLZ
5 pF的
图2 ：用于吨载荷
PXZ
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