Z9960
2.5V / 3.3V ， 200 MHz的多输出零延迟缓冲器
特点
2.5V或3.3V操作
输出频率高达200 MHz
支持PowerPC ，以及奔腾处理器
21时钟输出：驱动多达42时钟线
LVPECL或LVCMOS / LVTTL时钟输入
输出至输出歪曲< 150 PS
分割2.5V / 3.3V输出
扩频兼容
无干扰的输出时钟转换
输出禁用控制
与MPC9600引脚兼容
工业级温度范围： -40 ° C至+ 85°C
采用48引脚LQFP封装
S
E
L
A
0
1
S
E
L
B
0
1
S
E
L
C
0
1
表1.频率表
[1]
F
B
_
S
E
L
0
1
QA
VCO/2
VCO/4
QB
VCO/2
VCO/4
QC
VCO/2
VCO/4
Fb_out分别
VCO/8
VCO/12
框图
AVDD
引脚配置
A
PLL
0
1
/2
/4
/8
/12
0
1
DQ
0
1
REF
FB
1
2
3
4
5
6
0
1
2
3
4
5
C
FB_IN
拉美经济体系
VSS
FB_IN
QA0
QA1
VDDA
QA2
QA3
VSSA
QA4
QA5
QA6
VDDA
48 47 46 45 44 43 42 41 40 39 38 37
VSS
TCLK
PECL_CLK
PECL_CLK ＃
VDD
REF_SEL
FB_SEL
AVDD
拉美经济体系
SELB
SELC
VSSC
1
2
3
4
5
6
7
8
9
10
11
12
36
35
34
33
32
31
30
29
28
27
26
25
VSSA
Fb_out分别
QB0
QB1
VDDB
QB2
QB3
VSSB
QB4
QB5
QB6
VDDB
REF_SEL
TCLK
PECL_CLK
PECL_CLK ＃
0
0
1
B
DQ
SELB
Z9960
0
1
DQ
6
0
1
2
3
4
5
6
SELC
13 14 15 16 17 18 19 20 21 22 23 24
VDDC
OE ＃
QC6
QC5
VSSC
QC4
QC3
VDDC
QC2
QC1
QC0
VSSB
OE ＃
0
1
FB
DQ
Fb_out分别
FB_SEL
注意：
1.输入频率范围： 16兆赫至33兆赫（ FB_SEL = 1），或25兆赫至50兆赫（ FB_SEL = 0）。
赛普拉斯半导体公司
文件编号： 38-07087牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年5月3日
Z9960
引脚德网络nition
引脚名称
PECL_CLK
PECL_CLK ＃
TCLK
QA（ 6：0 ）
QB （6 ：0）
QC （ 6 ： 0 ）
Fb_out分别
号
3
4
2
38, 39, 40, 42,
43, 45, 46
26, 27, 28, 30,
31, 33, 34
15, 16, 18, 19,
21, 22, 23
35
TYPE
我， PD
我， PU
我， PD
V
DDA
O
V
DDB
V
DDC
O
V
DD
我， PU
我， PU
我， PU
我， PU
我， PD
我， PU
我， PD
O
O
PECL时钟输入。
PECL时钟输入。
外部参考/测试时钟输入。
时钟输出。
SEE
表1
频率的选择。
时钟输出。
SEE
表1
频率的选择。
时钟输出。
SEE
表1
频率的选择。
反馈时钟输出。
连接到FB_IN正常运行。分频器
比该输出是由FB_SEL集;看
表1中。
在旁路电容延迟
这个产量将控制输入参考/输出银行的相位关系。
频率选择输入。
这些输入选择在QA的分频比（ 0 ： 6 ）
输出。看
表1中。
频率选择输入。
这些输入选择在QB的分频比（ 0 ： 6 ）
输出。看
表1中。
频率选择输入。
这些输入选择在QC的分频比（ 0 ： 6 ）
输出。看
表1中。
反馈选择输入。
这些输入选择在Fb_out分别输出分频比。
SEE
表1中。
反馈时钟输入。
连接到Fb_out分别用于访问的PLL 。
参考选择输入。
当高， PECL时钟选择。而当低，
TCLK是参考时钟。
输出使能输入。
当置为低电平，使所有的输出。当
拉高，禁止以高阻抗所有除Fb_out分别的输出。
电源的A银行时钟缓冲器。
电源为B银行时钟缓冲器。
电源为C银行时钟缓冲器。
电源的核心
电源的PLL 。
当AVDD设置为低， PLL被旁路。
世行A.共同点
对于银行B.共同点
世行C.共同点
共同点。
引脚说明
拉美经济体系
SELB
SELC
FB_SEL
FB_IN
REF_SEL
OE ＃
V
DDA
V
DDB
V
DDC
V
DD
AV
DD
V
SSA
V
SSB
V
SSC
V
SS
9
10
11
7
47
6
14
37, 44
25, 32
13, 20
5
8
36, 41
24, 29
12, 17
1, 48
旁路电容（ 0.1μF ）应放置在尽可能靠近每个电源正极引脚（ < 0.2“ ） 。如果这些旁路电容
不靠近引脚，其高频滤波特性会由迹线的引线电感取消。
文件编号： 38-07087牧师* C
第2 7
Z9960
功能表
控制引脚
REF_SEL
AVDD
OE ＃
拉美经济体系
SELB
SELC
FB_SEL
TCLK
PLL旁路，输出受控于OE ＃
输出启用
输出A银行的VCO / 2
输出B银行的VCO / 2
输出C银行在VCO / 2
反馈输出的VCO / 8
0
PECL_CLK
PLL电源
输出禁止（除Fb_out分别）
输出A银行的VCO / 4
输出B银行的VCO / 4
输出C银行在VCO / 4
反馈输出的VCO / 12
1
概观
在Z9960具有集成PLL ，提供低偏移和
低抖动时钟输出的高性能微处理器。
七个输出三个独立的银行，以及一个
独立的PLL反馈输出， Fb_out分别提供例外
tional灵活性，可能的输出配置。该PLL是
确保稳定的操作给定的压控振荡器构成为
在200 MHz至400 MHz的运行。这允许一个宽范围
输出频率高达200 MHz 。
相位检测器输入的参考时钟进行比较的
外部反馈输入。正常工作时，所述外部
反馈输入， FB_IN ，被连接到所述反馈输出，
Fb_out分别。内部压控振荡器的输入端的倍数运行
参考时钟FB_SEL选择输入设置;指
表1中。
VCO频率，然后分频，以提供
所需的输出频率。
零延迟缓冲器
当作为一个零延迟缓冲器使用的Z9960可能会在一
嵌套的时钟树中的应用。用于这些应用的
Z9960提供了一个低电压PECL时钟输入作为锁相环（PLL）
参考。这允许用户使用LVPECL作为主
时钟分配器件利用其远优于优势
扭曲的表现。在Z9960则可以锁定到LVPECL
引用和翻译接近零延迟低偏移
输出。
通过使用输出中的一个作为反馈到PLL ，则
通过该装置的传播延迟被消除。该PLL
工作对齐输出边缘，与输入参考边缘
从而产生接近零的延迟。参考频率
将影响静态相位PLL的偏移量，从而相对
输入和输出之间的延迟。因为静态
相位偏移量为基准时钟的所述TPD的函数，
Z9960是所使用的配置的功能。
文件编号： 38-07087牧师* C
第3页7
Z9960
绝对最大额定值
[2]
输入相对于V电压
SS
:...............................V
SS
– 0.3V
输入相对于V电压
DD
: ............................. V
DD
+ 0.3V
存储温度： .................................- 65 ° C至+ 150°C
工作温度： ................................- 40 ° C至+ 85°C
最高ESD保护............................................... 。 2kV的
最大电源： .............................................. ..5.5V
最大输入电流： .............................................. .... ± 20毫安
注意：
2.在任何输入或I电压/ O引脚或不能超过电期间的电源引脚。电源排序不是必需的。
该器件包含电路，以保护输入对
由于高的静态电压或电场损坏;不过，
应采取预防措施，以避免应用程序的任何
电压大于最大额定电压至该电路更高。
为了正常工作，V
IN
和V
OUT
应限制在
范围
V
SS
＆ LT ; （V
IN
或V
OUT
） ＆ LT ; V
DD
.
未使用的输入必须始终连接到一个适当的逻辑
电压电平（或V
SS
或V
DD
).
DC电气特性
V
DD
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C
参数
V
IL
[3]
[3]
描述
输入低电压
输入高电压
峰 - 峰值输入电压
PECL_CLK
共模范围
PECL_CLK
低输入电流（ @ V
IL
= V
SS
)
输入大电流（ @ V
IH
=
V
DD
)
输出低电压
输出高电压
静态电源电流
输入引脚电容
测试条件
分钟。
V
SS
1.7
500
V
DD
–1.4
–
–
典型值。
–
–
–
–
–
–
–
–
10
4
马克斯。
0.7
V
DD
1000
V
DD
–0.6
–120
120
0.6
13
–
单位
V
V
mV
V
A
A
V
V
mA
pF
V
IH
V
PP
VCMR
[4]
I
IL[5]
I
IH[5]
V
OL[6]
V
OH[6]
I
DD
C
IN
I
OL
= 15毫安
I
OH
= -15毫安
V
DD
和AV
DD
–
1.8
–
–
DC电气特性
V
DD
= 3.3V + 5 ％ ，T
A
= -40 ° C至+ 85°C
参数
V
IL[3]
V
IH[3]
V
PP
VCMR
[4]
I
IL[5]
I
IH[5]
V
OL[6]
V
OH
[6]
描述
输入低电压
输入高电压
峰 - 峰值输入电压
PECL_CLK
共模范围PECL_CLK
低输入电流（ @ V
IL
= V
SS
)
输入大电流（ @ V
IH
= V
DD
)
输出低电压
输出高电压
静态电源电流
输入引脚电容
测试条件
分钟。
V
SS
2.0
500
V
DD
–1.4
–
–
典型值。
–
–
–
–
–
–
–
–
15
4
马克斯。
0.8
V
DD
1000
V
DD
–0.6
–120
120
0.55
–
20
–
单位
V
V
mV
V
A
A
V
V
mA
pF
I
OL
= 24毫安
I
OH
= -24毫安
V
DD
和AV
DD
–
2.4
–
–
I
DD
C
IN
注意事项：
3. LVCMOS输入阈值是在V的30 ％
DD
.
4. VCMR是从差分输入信号的最正侧的差。当高电平输入的VCMR范围内得到正常运行
和输入在于在V内
PP
特定连接的阳离子。
5.输入有上拉/下拉电阻影响的输入电流。
6.驾驶串联或并联端接50Ω （或50Ω到V
DD
/ 2）的传输线。
文件编号： 38-07087牧师* C
第4 7
Z9960
AC电气特性
V
DD
= 2.5V ±5％或3.3V ±5％ ，T
A
= -40 ° C至+ 85°C
[7]
符号
FREF
FrefDC
FVCO
TLOCK
TR / TF
FOUT
FoutDC
tpZL ， tpZH
tpLZ ， tpHZ
TCCJ
TSKEW
TSKEW
Tskew （页）
tPD的
参数
参考输入频率
参考输入占空比
PLL VCO锁定范围
最大PLL锁定时间
输出时钟的上升/下降
时间
[8],[9]
最大输出频率
输出占空比
周期
[8],[9]
0.55V至2.0V ，V
DD
= 3.3V
0.5V至1.8V ，V
DD
= 2.5V
Q (÷2)
Q (÷4)
输出使能时间
[8]
（所有
输出）
输出禁止时间
[8]
（所有
输出）
循环周期抖动
[8],[9]
任何输出到任何输出
SKEW
[8],[9]
银行银行斜
一部分一部分
相
错误
[8],[9]
SKEW
[10]
TCLK或
PECL_CLK到
FB_IN
V
DD
= 3.3V
V
DD
= 2.5V
同频
不同的频率
银行在不同的电压
测试条件
FB_SEL = 1
FB_SEL = 0
分钟。
16
25
25
200
–
0.1
–
100
50
45
2
2
–
–
–
–
–
0
25
典型值。
–
–
–
–
–
–
–
–
–
50
–
–
±100
–
–
–
–
100
125
马克斯。
33
50
75
400
10
1.0
–
200
100
55
10
8
–
150
300
400
450
200
225
ps
ps
ps
%
ns
ns
ps
ps
兆赫
%
兆赫
ms
ns
单位
兆赫
注意：
7.参数由设计和特性保证。不是100 ％生产测试。
8.输出满载30pF的每一个。
9. 50Ω传输线端接至VDD / 2 。
10.零件到零件歪斜在给定温度和电压
文件编号： 38-07087牧师* C
第5页第7
