IDT71T75602 , IDT71T75802 , 512K ×36 , 1M ×18 , 2.5V同步ZBT SRAM的与
2.5V的I / O ,突发计数器和流水线输出
商用和工业温度范围
说明(续)
然而,任何挂起的数据传输(读或写)将完成。
数据总线将三态的芯片取消两个周期后,还是写
被启动。
该IDT71T75602 / 802具有片上串计数器。在突发
模式中, IDT71T75602 / 802可提供4个周期的数据为一个单一的
地址提供给SRAM中。色同步信号序列的顺序是
由定义
LBO
输入引脚。该
LBO
针和线之间的选择
交错突发序列。在ADV / LD信号用于加载一个新的
外部地址( ADV / LD = LOW)或增加内部突发计数器
( ADV / LD =高) 。
该IDT71T75602 / 802的SRAM采用IDT最新的高性能
2.5V CMOS工艺制造,并且被包装在JEDEC标准14毫米X
20毫米100PIN薄塑料四方扁平封装( TQFP ),以及一个119球栅
阵列(BGA) 。
引脚德网络nitions
(1)
符号
A
0
-A
19
ADV /
LD
引脚功能
地址输入
前进/负载
I / O
I
I
活跃
不适用
不适用
描述
同步地址输入。地址寄存器由CLK的上升沿的组合触发,
ADV /
LD
低,
CEN
低,真正的芯片使。
ADV /
LD
]是用于加载新的地址和控制的内部寄存器时,它是一个同步hronous输入
采样罗瓦特在时钟的与所选择的芯片的上升沿。当ADV /
LD
低与芯片取消,
正在进行的任何突发终止。当ADV /
LD
被采样为高电平则内部突发计数器先进
因为这是正在进行的任何突发。外部地址将被忽略时, ADV /
LD
采样为高电平。
R/
W
信号是一个同步输入,标识发起的当前负载周期是否是读或写访问
到存储器阵列。对于当前周期中的数据总线活动发生两个时钟周期后。
同步时钟使能输入。当
CEN
采样为高电平,其它所有的同步输入,包括时钟是
忽略和输出保持不变。的效果
CEN
采样高的器件输出好像低
高时钟转换并没有出现。对于正常操作,
CEN
在时钟的上升沿必须采样为低电平。
同步字节写使能。每个9位字节都有自己的有源低字节写使能。上载写周期
(当R /
W
和ADV /
LD
采样低)相应的字节写信号(
BW
1
-
BW
4
)必须是有效的。字节
写信号,还必须对突发写入的每个周期中有效。字节写信号被忽略,当R /
W
采样
高。数据的相应字节(多个)的两个周期后写入到器件中。
BW
1
-
BW
4
都可以接低电平,如果
总是在做写入整个36位字。
同步低电平有效芯片使能。
CE
1
和
CE
2
使用带有CE
2
使IDT71T75602 / 802 (
CE
1
or
CE
2
高采样或CE
2
采样低点)和ADV /
LD
低,在时钟的上升沿,将启动一个取消选择周期。该
ZBT
TM
有2个周期取消选择,即数据总线将三态两个时钟周期开始后取消。
同步高电平有效芯片使能。 CE
2
用于与
CE
1
和
CE
2
以使芯片。 CE
2
具有反向极性
但其它方面与
CE
1
和
CE
2
.
这是时钟输入到IDT71T75602 / 802 。以外
OE
,对于该设备的所有定时的引用都是用
相对于CLK的上升沿。
同步数据输入/输出( I / O)引脚。两个数据输入路径和输出的数据路径被登记并触发
由CLK的上升沿。
突发为了选择输入。当
LBO
是高的交错突发序列被选择。当
LBO
是低的
线性脉冲串顺序被选择。
LBO
是一个静态输入和设备操作过程中必须保持不变。
异步输出使能。
OE
必须是低以从71T75602 / 802读取数据。当
OE
较高的I / O引脚
处于高阻抗状态。
OE
并不需要进行主动控制的用于读取和写入周期。在正常
操作时,
OE
可以连接到低电平。
给出了TAP控制器的输入命令。采样TDK的上升沿。该引脚具有内部上拉。
寄存器置于TDI和TDO之间的串行输入。采样于TCK的上升沿。该引脚具有内部
上拉。
TAP控制器的时钟输入。每个TAP事件计时。测试输入被捕获的上升TCK的边缘,而
测试输出由TCK的下降沿驱动。该引脚具有内部上拉。
寄存器置于TDI和TDO之间的串行输出。根据TAP的状态。这输出有效
控制器。
可选的异步JTAG复位。可用于复位TAP控制器,但不是必需的。 JTAG复位发生
自动上电时,也使用复位TMS和TCK每IEEE 1149.1 。如果不使用
TRST
可留
浮动。该引脚具有内部上拉。只适用于BGA封装。
同步睡眠模式的输入。 ZZ HIGH将门CLK内部和断电IDT71T75602 / 802其
最低的功耗水平。数据保存期限保证睡眠模式。该引脚具有内部下拉。
2.5V内核电源。
2.5V的I / O供电。
地面上。
5313 TBL 02
R/
W
READ / WRITE
时钟使能
I
I
不适用
低
CEN
BW
1
-
BW
4
单个字节
写入启用
I
低
CE
1
,
CE
2
芯片使
I
低
CE
2
CLK
I / O
0
-I / O
31
I / O
P1
-I / O
P4
芯片使能
时钟
数据输入/输出
线性突发顺序
OUTPUT ENABLE
I
I
I / O
I
I
高
不适用
不适用
低
低
LBO
OE
TMS
TDI
TCK
TDO
测试模式选择
测试数据输入
测试时钟
测试数据输出
JTAG复位
(可选)
睡眠模式
电源
电源
地
I
I
I
O
不适用
不适用
不适用
不适用
TRST
ZZ
V
DD
V
DDQ
V
SS
I
低
I
不适用
不适用
不适用
高
不适用
不适用
不适用
注意:
1.所有的同步输入必须符合规定的建立和保持时间相对于CLK 。
6.42
2