的Stratix GX FPGA系列
2004年12月版。 2.2
数据表
介绍
了Stratix
GX系列器件是Altera的第二个FPGA系列
结合高速串行收发器具有可扩展，高性能
逻辑阵列。 Stratix GX器件包括4至20的高速收发器
通道，每个通道包含时钟数据恢复（CDR）技术和
以每达到3.1875千兆比特的数据传输速率嵌入式SERDES功能
秒（Gbps ） 。这些收发器是由四通道的分组
收发器模块，以及被设计用于低功耗和
小的芯片尺寸。了Stratix GX FPGA技术是建立在了Stratix
体系结构，并提供1.5 V逻辑阵列具有无与伦比的性能，
柔韧性，以及时间到市场的能力。这种可扩展的，
高性能的架构使得Stratix GX器件非常适用于
高速底板接口，芯片到芯片和通信
协议桥接应用。
■
特点
收发器模块的功能如下：
●
高速串行收发器通道，提供CDR
500兆比特每秒（ Mbps）的，以3.1875 Gbps的全双工
手术
●
器件具有4,8 ，16或20的高速串行
收发器通道提供高达全双工127.5 Gbps的
串行带宽
●
支持基于收发器的协议，包括万兆
以太网附加单元接口（XAUI ） ，千兆位以太网
（千兆以太网）和SONET / SDH
●
兼容的PCI Express ， SMPTE 292M ，光纤通道和
串行RapidIO的I / O标准
●
可编程差分输出电压（V
OD
） ，预加重，
和改进的信号完整性的均衡设置
●
单个发射器和接收器通道关断
能力通过在Quartus自动执行
II
非操作时的软件，可降低功耗
●
可编程收发器到FPGA的接口与支持
8位，10位，16位和20位宽的数据通路
●
1.5 -V的伪电流模式逻辑（ PCML ）为500 Mbps至
3.1875 Gbps的
●
支持LVDS ， LVPECL和3.3 -V PCML的参考
时钟和接收器的输入引脚（交流耦合）
●
内置自测试（ BIST ）
●
热插入/移除保护电路
Altera公司。
DS-STXGX-2.2
1
初步
的Stratix GX FPGA系列
●
●
●
●
●
模式检测器和字对齐支持可编程
图案
8B / 10B编码器/解码器执行的8元到10比特编码并-10-
到8比特的解码
速率匹配符合IEEE 802.3-2002的千兆以太网模式
并与IEEE 802-3ae的XAUI模式
通道绑定符合IEEE 802.3ae标准（对于XAUI模式
只）
如果有必要的设备可以绕过一些收发器模块的功能
■
FPGA的特点如下：
●
10,570至41,250逻辑单元（LE ） ;看
表1
●
高达3423744 RAM位（ 427968字节）无可用
减少逻辑资源
●
的TriMatrix
存储器由三个RAM块的大小，以
实现真正的双端口存储器和先入出（FIFO ）
缓冲器
●
多达16个全局时钟网络与多达22个区域时钟
每个设备区域网络
●
高速DSP模块提供专用实施
乘法器（速度超过300 MHz的） ，乘法累加
函数和有限脉冲响应（ FIR）滤波器
●
多达八个一般使用锁相环（ 4增强
每个器件的PLL和四个快速PLL ）提供扩频，
可编程带宽，时钟切换，实时PLL
重新配置，以及先进的乘法和相
移
●
对于众多的单端和差分I支持/ O
标准
●
上了高速源同步差分I / O支持
45通道1 - Gbps的性能
●
支持源同步总线标准，包括
万兆以太网XSBI ，并行RapidIO的， UTOPIA IV ，
网络数据包流媒体接口（ NPSI ）的HyperTransport
TM
技术， SPI-4第2阶段（ POS-PHY等级4 ） ，和SFI -4
●
支持高速外部存储器，包括零总线
周转（ ZBT ） SRAM ，四倍数据率（ QDR和QDRII ）
SRAM ，双数据速率（ DDR ） SDRAM ， DDR快速周期RAM
（FCRAM ） ，以及单数据速率（SDR ）的SDRAM
●
支持从多个知识产权宏功能
Altera公司
的MegaCore
功能和Altera宏功能合作伙伴
计划（AMPP
SM
）宏功能
●
支持远程配置更新
●
在LVDS接收器通道动态相位调整
2
初步
Altera公司。
特点
表1. Stratix GX器件特性
特征
LES
收发器通道
源同步通道
M512 RAM块（ 32
×
18比特）
M4K RAM块（ 128
×
36位）
M- RAM块（ 4K
×
144位）
总RAM位数
数字信号处理（ DSP）模块
嵌入式乘法器
(1)
锁相环
注意
表1：
(1)
此参数列出的9- ×9位乘法器对每个设备的总数。对于18- × 18位的总数
每个器件的乘法器，将划分的9- × 9位乘法器的总数除以2有关的36- × 36位的总数
每个器件的乘法器，由8决定的9- ×9位乘法器的总数。
EP1SGX10C
EP1SGX10D
10,570
4, 8
22
94
60
1
920,448
6
48
4
EP1SGX25C
EP1SGX25D
EP1SGX25F
25,660
4, 8, 16
39
224
138
2
1,944,576
10
80
4
EP1SGX40D
EP1SGX40G
41,250
8, 20
45
384
183
4
3,423,744
14
112
8
Stratix GX器件提供节省空间的FINELINE BGA
套餐
（参照
表2
和
3),
并在多个速度级别（参照
表4）。
Stratix GX器件支持同一包中的垂直迁移
（也就是，设计人员可以在EP1SGX10C之间迁移
在672针FINELINE BGA封装EP1SGX25C设备）。见
Stratix GX器件引脚表以了解更多信息。垂直迁移
意味着设计人员可以迁移到设备的专用引脚，
配置管脚和电源管脚是相同的给定包
整个器件密度。对于横跨密度I / O引脚的迁移，在
设计人员必须交叉引用的可用I / O引脚使用的设备引脚
出局对于给定的封装类型的所有计划中的密度，以确定哪些
I / O引脚能够迁移。在Quartus II软件可以
自动交叉引用，并将所有引脚进行迁移时给予
一个设备迁移列表。
表2. Stratix GX封装选项& I / O引脚数（第1部分
2 ）
注（1）
设备
EP1SGX10C
EP1SGX10D
EP1SGX25C
672引脚BGA FINELINE
362
362
455
1020引脚BGA FINELINE
Altera公司。
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初步
的Stratix GX FPGA系列
表2. Stratix GX封装选项& I / O引脚数（第2部分
2 ）
注（1）
设备
EP1SGX25D
EP1SGX25F
EP1SGX40D
EP1SGX40G
注意
表2：
(1)
上市对于每个包的I / O引脚数包括专用时钟引脚，
专用的快速I / O引脚。然而，这些数字不包括高速或
参考时钟引脚的高速I / O标准。
672引脚BGA FINELINE
455
1020引脚BGA FINELINE
607
607
624
624
表3的Stratix GX FINELINE BGA封装尺寸
维
间距（mm ）
面积（mm
2
)
长
×
宽度（mm
×
mm)
672针
1.00
729
27
×
27
1020引脚
1.00
1,089
33
×
33
表4. Stratix GX器件的速度等级
设备
EP1SGX10
EP1SGX25
EP1SGX40
672引脚BGA FINELINE
-5, -6, -7
-5, -6, -7
1020引脚BGA FINELINE
-5, -6, -7
-5, -6, -7
高速I / O
接口
实用
描述
Stratix GX器件系列支持高速串行收发器
块与CDR电路和源同步接口。该
在右侧的设备的信道使用一个嵌入电路
专门用于接收和发射的高速串行数据流
和从系统板。这些通道都聚集在一
四通道串行收发器构建模块，并提供高速
双向点至点的数据传输，以提供高达
3.1875 Gbps的每信道的全双工数据传输。渠道
在设备支持的源同步数据传输的左侧
在使用LVDS高达1 Gbps ， LVPECL ， 3.3 -V PCML或超传输
技术的I / O标准。
图1
所示为Stratix GX I / O模块。该
差分源同步串行接口的描述
第47页的“ SERDES操作原理”
和高速串行
接口中描述
8页的“收发器模块” 。
4
初步
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FPGA功能描述
图1. Stratix GX I / O模块
DQST9
PLL7
注（1）
DQST5
9
PLL5
10
DQST4
PLL11
DQST3
DQST2
4银行
DQST8
DQST7
3银行
DQST6
DQST1
DQST0
VREF1B3 VREF2B3 VREF3B3 VREF4B3 VREF5B3
VREF1B4 VREF2B4 VREF3B4 VREF4B4 VREF5B4
VREF1B2 VREF2B2 VREF3B2 VREF4B2
I / O库13
(5)
LVDS ， LVPECL ， 3.3 -V PCML ，
和HyperTransport I / O模块
和常规I / O引脚
(3)
2银行
(4)
I / O组3 ， 4 ， 9 & 10支持
所有的单端I / O标准
(2)
I / O库14
(5)
PLL1
PLL2
VREF1B1 VREF2B1 VREF3B1 VREF4B1
I / O组1和2支持所有
单端I / O标准除
差分HSTL输出时钟，
差分SSTL - 2输出时钟，
HSTL II类， GTL ， SSTL- 18 II级，
PCI，PCI- X和AGP 1
×
/2
×
1.5 -V PCML
(5)
I / O库17
(5)
银行1
(4)
LVDS ， LVPECL ， 3.3 -V PCML ，
和HyperTransport I / O模块
和常规I / O引脚
(3)
I / O块7 ， 8 ， 11 & 12支持
所有的单端I / O标准
(2)
I / O库16
(5)
I / O库15
(5)
8银行
11
DQSB6
DQSB5
12
PLL12
DQSB4
DQSB3
7银行
VREF5B7 VREF4B7 VREF3B7 VREF2B7 VREF1B7
VREF5B8 VREF4B8 VREF3B8 VREF2B8 VREF1B8
PLL8
DQSB9
DQSB8
DQSB7
PLL6
DQSB2
DQSB1
DQSB0
注释
图1：
(1)
(2)
(3)
(4)
(5)
图1
是的Stratix GX的硅管芯的俯视图。
银行9至12被增强PLL的外部时钟输出的银行。
如果不用于高速差分信号的高速差分I / O引脚，它们可以支持所有的
I / HSTL除外类O标准I和II ， GTL ， II SSTL - 18级， PCI ， PCI -X和AGP 1 × / 2 × 。
对于放置到差分I / O焊盘下单端I / O焊盘的指引，看到了
选择我/ O标准
的Stratix & Stratix GX器件
在章
Stratix器件手册，
第2卷。
Stratix GX器件中，这些I / O插槽还支持LVDS ， LVPECL和3.3 -V PCML I / O上的参考标准
时钟和接收器的输入引脚（交流耦合） 。
FPGA功能
描述
Stratix GX器件包含一个两维行和列的基于
架构来实现自定义的逻辑。一系列的列和行的
不同长度和速度的互连提供的信号互连
逻辑阵列块（LAB ） ，存储块的结构和DSP之间
块。
Altera公司。
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初步
