DS90UB903Q ， DS90UB904Q
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SNLS332E - 2010年6月 - 修订2013年4月
DS90UB903Q / DS90UB904Q 10 - 43MHz 18位彩色FPD -Link的III串行器和
解串器，具有双向控制通道
检查样品：
DS90UB903Q ， DS90UB904Q
1
特点
10 MHz至43 MHz的输入PCLK支持
210 Mbps至903 Mbps的数据吞吐量
单差分对布线
双向控制接口与通道
I
2
C支持
嵌入式时钟与直流平衡编码，
支持AC耦合器
能够驱动多达10米屏蔽
双绞线
I
2
C兼容串行接口
单一的硬件设备寻址引脚
多达4个通用输入（ GPI ） /输出
（ GPO ）
LOCK输出引脚报告和AT -SPEED
BIST诊断功能来验证链接
廉正
集成终端电阻
1.8V-或3.3V兼容并行总线接口
在1.8V单电源供电
ISO 10605 ESD和IEC 61000-4-2 ESD
柔顺
汽车级产品： AEC - Q100 2级
合格
温度范围
40°C
至+ 105°C
无解串器上所需的参考时钟
可编程的接收均衡
EMI / EMC缓解
- DES可编程扩频
（ SSCG ）输出
- DES接收器输出的交错
描述
该DS90UB903Q / DS90UB904Q芯片组提供
FPD -Link的第三接口与一个高速向前
信道和数据的双向控制信道
传输单个差分对。该
DS90UB903Q/904Q
整合
迪FF erential
同时在高速正向信道的信号和
双向控制信道数据路径。该
串行器/解串器对是针对直接
图形主机控制器之间的连接
显示模块。该芯片组非常适合
开车的视频数据，需要18位彩色显示器
深度（ RGB666 + HS，VS和DE ）连同
双向控制通道总线。主
传输在单一高转换21比特的数据
速串行数据流，以及一个单独的低
延迟双向控制通道传输的
接受来自我控制信息
2
端口C 。运用
TI的嵌入式时钟技术允许透明
在一个单一的差动全双工通信
对，携带的非对称双向控制
在两个方向上的信道信息。这种单
串行数据流传输，简化宽数据总线
在PCB走线和电缆通过消除歪斜
并行数据和时钟路径之间的问题。这
通过缩小数据显著降低系统成本
路径，反过来减少PCB层数，电缆宽度，
与连接器的尺寸和引脚。
此外，该解串器的输入提供
均衡控制，以补偿由所述损失
媒体在更长的距离。内部直流平衡
编码/解码用于支持交流耦合
互连。
串行器提供了40针引线的WQFN
与解串器采用48引脚提供WQFN
包。
2
应用
汽车显示系统
- 中央信息显示屏
- 导航显示器
- 后座娱乐
- 触摸屏显示器
1
2
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
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所有商标均为其各自所有者的财产。
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PRODUCTION数据信息为出版日期。
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仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
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典型应用图
并行
DATA IN
18+3
FPD -Link的三
并行
数据输出
18+3
图像
调节器
--
视频
处理器
4
4
DS90UB903Q
GPO
2
双向
控制总线
DS90UB904Q
GPI
双向
控制通道
串行器
解串器
显示
模块，
触摸屏
2
双向
控制总线
图1.典型应用电路
方框图
串行器
R / G / B [ 5 ： 0 ] ， 21
HS ， VS ， DE
GPO [3：0 ]
4
R
T
R
T
DOUT +
解码器
编码器
RIN +
R
T
R
T
输出锁存器
解串器
输入锁存
21的R / G / B [5： 0]，
HS ， VS ， DE
4
GPI [3 ：0]的
PCLK
DOUT-
PCLK
PLL
时钟
根
RIN-
时钟
根
LOCK
通
CDR
PDB
模式
定时
和
控制
PDB
BISTEn
模式
定时
和
控制
解码器
编码器
I2C控制器
I2C控制器
FIFO
FIFO
SDA
SCL
ID [ X]
SDA
SCL
ID [ X]
解码器
DS90UB903Q - 串行器
DS90UB904Q - 解串器
图2.框图
DS90UB903Q
串行器
R[5:0]
G[5:0]
B[5:0]
VS
HS
DE
FPD -Link的三
DS90UB904Q
解串器
R[5:0]
G[5:0]
B[5:0]
VS
HS
DE
PCLK
编码器
PCLK
PDB
模式
GPO [3：0 ]
PLL
CONFIG 。
CONFIG 。
2
定时
调节器
图像
调节器
---
视频
处理器
PDB
模式
BISTEn
GPI [3 ：0]的
SDA
SCL
液晶显示
显示
---
触摸屏
PC
SDA
SCL
我知道了
2
我知道了
PC
图3.应用框图
2
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DS90UB903Q引脚图
GPO[3]
22
GPO[2]
21
DIN[7]
DIN[6]
DIN[5]
DIN[4]
DIN[3]
DIN[2]
DIN[1]
24
DIN[0]
23
30
29
28
27
26
25
V
DDIO
DIN[8]
DIN[9]
V
DDD
DIN[10]
DIN[11]
DIN[12]
DIN[13]
DIN[14]
DIN[15]
31
32
33
34
35
36
37
38
39
40
10
1
2
3
4
5
6
7
8
9
20
GPO[1]
GPO[0]
V
DDCML
DOUT +
DOUT-
V
DDT
V
DDPLL
PDB
模式
水库
DAP = GND
19
18
17
DS9UB903Q
串行器
40引脚WQFN
（ TOP VIEW ）
16
15
14
13
12
11
DIN[16]
DIN[17]
DIN[18]
DIN[19]
DIN[20]
ID [ X]
SDA
PCLK
串行器 - DS90UB903Q
40引脚WQFN （顶视图）
见包装数RTA0040A
DS90UB903Q串行器引脚说明
引脚名称
DIN〔 20 ：0]
PIN号
5, 4, 3, 2, 1,
40, 39, 38, 37,
36, 35, 33, 32,
30, 29, 28, 27,
26, 25, 24, 23
6
I / O类型
输入，
LVCMOS
W /下拉
并行数据输入。
描述
LVCMOS并行接口
PCLK
输入时， LVCMOS像素时钟输入引脚。频闪边缘由TRFB控制寄存器进行设置。
W /下拉
输出，
LVCMOS
输入/输出，
漏极开路
输入/输出，
漏极开路
通用输出引脚可以用于控制和各种响应
命令。
时钟线为双向控制总线通信
SCL需要一个外部上拉电阻到V
DDIO
.
对于双向控制总线通讯数据线
SDA需要一个外部上拉电阻到V
DDIO
.
通用输出（ GPO ）
GPO [3：0 ]
22, 21, 20, 19
双向控制总线 - I
2
C兼容
SCL
SDA
7
8
模式
12
I
2
C模式选择
MODE = L ，主模式（默认） ;设备产生并驱动SCL时钟线。
装置被连接到从属外设总线上。 （串行器最初启动的
输入， LVCMOS
待机模式以及解串器通过远程唤醒使能）
W /下拉
MODE = H ，从模式;设备接受SCL时钟输入和连接到I
2
C
总线控制器上的主。从模式不产生SCL时钟，但用途
由大师为数据传输产生的时钟。
输入，模拟
设备ID地址选择
接地电阻和10 kΩ的上拉至1.8V的电源轨。看
表3
ID [ X]
9
控制和配置
水库
SCL
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DS90UB903Q串行器引脚说明（续）
引脚名称
PIN号
I / O类型
描述
掉电模式下输入引脚。
PDB = H ，串行已启用，为ON 。
输入， LVCMOS
PDB = L ， Serailizer处于掉电模式。当串行处于掉电，
W /下拉
PLL被关闭，并且IDD最小化。编程控制寄存器数据
不保留并重置为默认值
输入， LVCMOS保留。
W /下拉
该引脚必须为低电平。
输入/输出，
CML
输入/输出，
CML
电源，模拟
电源，模拟
电源，模拟
电源，数字
电源，数字
地面上， DAP
VSS
DAP
非反相差分输出，双向控制通道输入。互连
必须交流耦合通过一个100 nF的电容。
反相差分输出，双向控制通道输入。对必须互连
被AC再加上一个100 nF电容。
PLL电源， 1.8V ± 5 ％
TX模拟电源， 1.8V ± 5 ％
CML &双向信道驱动器电源， 1.8V ± 5 ％
数字电源， 1.8V ± 5 ％
电源I / O阶段。单端输入和SDA ， SCL ，从V供电
DDIO
.
V
DDIO
可以被连接到一个1.8V ±5％或3.3V±10 ％
DAP必须接地。 DAP是大的金属接触的底侧上，位于
该中心的WQFN封装。连接到接地平面（GND）与至少
16孔。
PDB
13
水库
10, 11
FPD -Link III接口
DOUT +
DOUT-
电源和接地
VDDPLL
VDDT
VDDCML
VDDD
VDDIO
14
15
18
34
31
17
16
4
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DS90UB904Q引脚图
ROUT[0]
ROUT[2]
26
ROUT[1]
GPI[2]
GPI[3]
LOCK
ROUT[3]
25
V
DDIO1
29
GPI[0]
33
GPI[1]
32
V
DDR
36
PDB
35
34
31
30
28
27
通
RES / CMLOUTP
RES / CMLOUTN
V
DDCML
RIN +
RIN-
水库
BISTEn
V
DDPLL
水库
模式
ID [ X]
37
38
39
40
41
42
43
44
45
46
47
48
10
11
12
1
2
3
4
5
6
7
8
9
24
ROUT[4]
ROUT[5]
ROUT[6]
ROUT[7]
V
DDIO2
ROUT[8]
ROUT[9]
V
DDD
ROUT[10]
ROUT[11]
ROUT[12]
ROUT[13]
DAP = GND
23
22
21
20
DS90UB904Q
解串器
48引脚WQFN
（ TOP VIEW ）
19
18
17
16
15
14
13
ROUT[19]
ROUT[18]
ROUT[20]
ROUT[17]
ROUT[16]
V
DDSSCG
解串器 - DS90UB904Q
48引脚WQFN （顶视图）
见包装数RHS0048A
DS90UB904Q解串器引脚说明
引脚名称
ROUT [20 ：0]
PIN号
5, 6, 8, 9, 10,
11, 12, 13, 14,
15, 16, 18, 19,
21, 22, 23, 24,
25, 26, 27, 28
4
I / O类型
输出，
LVCMOS
并行数据输出。
描述
LVCMOS并行接口
PCLK
输出，
LVCMOS
像素时钟输出引脚。
频闪边缘由RRFB控制寄存器进行设置。
通用输入引脚可以用于控制和各种响应
命令。
时钟线为双向控制总线通信
SCL需要一个外部上拉电阻到V
DDIO
.
双向控制总线通讯数据线
SDA需要一个外部上拉电阻到V
DDIO
.
通用输入（ GPI ）
GPI [3 ：0]的
30, 31, 32, 33
输入， LVCMOS
双向控制总线 - I
2
C兼容
SCL
SDA
2
1
输入/输出，
漏极开路
输入/输出，
漏极开路
模式
47
I
2
C模式选择
MODE = L ，主模式;设备产生并驱动SCL时钟线，其中，
输入， LVCMOS要求，如阅读。装置被连接到从属外设总线上。
W /拉涨
MODE = H ，从模式（默认） ;设备接受SCL时钟输入和连接到一个
I
2
在公共汽车上C控制器主。从模式不产生SCL时钟，但
使用由法师为数据传输产生的时钟。
输入，模拟
设备ID地址选择
接地电阻和10 kΩ的上拉至1.8V的电源轨。看
表4 。
ID [ X]
48
控制和配置
ROUT[14]
ROUT[15]
PCLK
SDA
V
DDIO3
SCL
版权所有2010-2013 ，德州仪器
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