CYD01S18V/CYD02S18V
CYD04S18V/CYD09S18V
FLEx18 3.3V 64K / 128K / 256K / 512K ×18
同步双端口RAM
特点
真正的双端口存储器单元允许同时
相同的内存位置的访问
同步流水线操作
1兆， 2兆， 4兆和9 Mbits的组织
器件
流水线式输出模式，可实现快速操作
0.18微米CMOS最佳的速度和力量
高速时钟的数据访问
3.3V低功耗
- 主动低至225毫安（典型值）
- 待机低至55 mA（一般）
邮箱功能，消息传递
全球主复位
独立的字节使能上的两个端口
商业和工业温度范围
IEEE 1149.1兼容的JTAG边界扫描
256球FBGA （1 mm间距）
计数器的环绕式控制
- 内部屏蔽寄存器控制计数器环绕式
- 反中断标志位来表示回绕
- 内存块重传操作
在地址线反回读
在地址线屏蔽寄存器回读
双芯片使两个端口，便于深度
扩张
无缝迁移到下一代双端口系列
功能说明
该FLEx18 系列包括1兆位， 2兆， 4兆和
9 - Mbit的流水线，同步，真正的双端口静态RAM的
是高速，低功耗的3.3V CMOS 。两个端口
规定，允许独立的，同时访问任何
位置在存储器中。写入到相同的位置的结果
通过在同一时间多于一个端口是不确定的。注册
关于控制，地址和数据线允许最小的建立
和保持时间。
在读取操作期间，数据被登记为下降
周期时间。每个端口包含在输入了一阵柜台
地址寄存器。经过外部装载计数器，具有
初始地址，计数器将递增地址间
应受（更多详情后） 。内部写脉冲宽度是
独立的R / W输入信号的持续时间。该
内部写脉冲是自定时的，以允许尽可能短的
周期时间。
在CE0高或低的CE1上一个时钟周期意志力
向下的内部电路，以降低静电力
消费。一个周期芯片使断言是必需的
重新激活该输出。
其他功能还包括：突发柜台内的回读
在地址线的地址值，反掩码寄存器
控制计数器环绕，计数器中断（ CNTINT ）
标志上的地址线屏蔽寄存器值回读，
重发功能，中断标志信息传递，
为JTAG边界扫描和异步主复位
（ MRST ） 。
在这个家庭中CYD09S18V设备具有有限的功能。
请查看地址计数器和屏蔽寄存器操作
5页。
无缝迁移到下一代双端口系列
赛普拉斯提供了这个家庭的迁移路径的所有设备
用在双端口家族的下一代设备
兼容的足迹。请联系赛普拉斯销售更多的
详细信息。
表1.产品选择指南
密度
产品型号
马克斯。速度（MHz ）
马克斯。访问时间 - 时钟到数据（纳秒）
典型工作电流（mA ）
包
1兆位
（ 64K ×18 ）
CYD01S18V
167
4.0
225
2兆位
（ 128K ×18 ）
CYD02S18V
167
4.0
225
4兆位
（ 256K ×18 ）
CYD04S18V
167
4.0
225
9兆位
（ 512K ×18 ）
CYD09S18V
133
4.7
270
256FBGA
256FBGA
256FBGA
256FBGA
（17毫米× 17mm）的（17毫米× 17mm）的（17毫米× 17mm）的（17毫米× 17mm）的
赛普拉斯半导体公司
文件编号： 38-06077牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2005年5月5日
CYD01S18V/CYD02S18V
CYD04S18V/CYD09S18V
逻辑框图
[1]
FTSEL
L
配置块
PORTSTD （1： 0）
L
配置块
PORTSTD （1： 0）
R
FTSEL
R
DQ （ 17 ： 0 ）
L
BE（ 1：0 ）
L
CE0
L
CE1
L
OE
L
读/写
L
IO
控制
IO
控制
DQ （ 17 ： 0 ）
R
BE（ 1：0 ）
R
CE0
R
CE1
R
OE
R
读/写
R
双端口阵列
忙
L
仲裁逻辑
忙
R
A (18:0)
L
CNT / MSK
L
ADS
L
CNTEN
L
CNTRST
L
RET
L
CNTINT
L
C
L
WRP
L
地址&
计数器逻辑
地址&
计数器逻辑
A (18:0)
R
CNT / MSK
R
ADS
R
CNTEN
R
CNTRST
R
RET
R
CNTINT
R
C
R
WRP
R
邮箱
INT
L
INT
R
JTAG
TRST
TMS
TDI
TDO
TCK
准备
L
LowSPD
L
RESET
逻辑
MRST
准备
R
LowSPD
R
注意：
1. CYD01S18V有16位地址， CYD02S18V有17位地址， CY04S18V有18个地址位和CYD09S18V有19个地址位。
文件编号： 38-06077牧师* C
第26 2
CYD01S18V/CYD02S18V
CYD04S18V/CYD09S18V
销刀豆网络gurations
256球BGA俯视图
CYD01S18V/CYD02S18V
CYD04S18V/CYD09S18V
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
NC
2
NC
3
NC
4
DQ17
L
5
DQ16
L
6
DQ13
L
7
DQ12
L
8
DQ9
L
9
DQ9
R
10
DQ12
R
11
DQ13
R
12
DQ16
R
13
DQ17
R
14
NC
15
NC
16
NC
NC
NC
NC
NC
DQ15
L
NC
[2,5]
FTSEL
L
[2,3]
DQ14
L
NC
[2,5]
LowSPD
L
[2,4]
DQ11
L
转
L
[2,4]
DQ10
L
TRST
[2,5]
VTTL
DQ10
R
DQ11
R
NC
[2,5]
DQ14
R
NC
[2,5]
LowSPD
R
[2,4]
DQ15
R
NC
[2,5]
FTSEL
R
[2,3]
NC
NC
NC
NC
NC
NC
RET
L
[2,3]
INT
L
VREF
L
[2,4]
CE1
L
[9]
MRST
INT
R
VREF
R
[2,4]
CE1
R
[9]
RET
R
[2,3]
NC
NC
A0
L
A1
L
WRP
L
[2,3]
VSS
VTTL
VSS
WRP
R
[2,3]
CE0
R
[10]
A1
R
A0
R
A2
L
A3
L
CE0
L
[10]
CNTINT
L
[11]
VDDIO
L
VDDIO
L
VDDIO
L
VCORE
VCORE
VDDIO
R
VDDIO
R
VDDIO
R
A3
R
A2
R
A4
L
A5
L
NC
VDDIO
L
转
L
[2,3]
VSS
VSS
VSS
VSS
VSS
VSS
VDDIO
R
NC
CNTINT
R
[11]
A5
R
A4
R
A6
L
A7
L
忙
L
[2,5]
NC
VSS
VSS
VSS
VSS
VSS
VSS
VDDIO
R
NC
忙
R
[2,5]
C
R
A7
R
A6
R
A8
L
A9
L
C
L
VTTL
VCORE
VSS
VSS
VSS
VSS
VSS
VSS
VCORE
VTTL
A9
R
A8
R
A10
L
A11
L
VSS
PortSTD1
L
[2,4]
VCORE
VSS
VSS
VSS
VSS
VSS
VSS
VCORE
PortSTD1
R
[2,4]
VSS
A11
R
A10
R
A12
L
A13
L
OE
L
ADS
L
[10]
BE1
L
VDDIO
L
VSS
VSS
VSS
VSS
VSS
VSS
VDDIO
R
BE1
R
BE0
R
OE
R
ADS
R
[10]
A13
R
A12
R
A14
L
A16
L
[6]
A18
L
[8]
A15
L
A17
L
[7]
BE0
L
转
L
[2,4]
VREF
L
VDDIO
L
VSS
VSS
VSS
VSS
VSS
VSS
VDDIO
R
A15
R
A17
R
[7]
A14
R
A16
R
[6]
A18
R
[8]
RW
L
CNT /
MSK
L
[9]
CNTEN
L
[10]
VDDIO
L
VDDIO
L
VDDIO
L
转
L
[2,3]
VCORE
VCORE
VDDIO
R
转
R
[2,3]
VDDIO
R
VDDIO
R
转
R
[2,4]
VREF
R
RW
R
CNT /
MSK
R
[9]
CNTEN
R
[10]
NC
[2,4]
PortSTD0
L
[2,4]
准备
L
[2,5]
VTTL
VTTL
准备
R
[2,5]
PortSTD0
R
[2,4]
[2,4]
NC
NC
NC
CNTRST
L
[9]
NC
[2,5]
DQ6
L
NC
[2,5]
DQ5
L
TCK
TMS
TDO
TDI
NC
[2,5]
DQ5
R
NC
[2,5]
DQ6
R
CNTRST
R
[9]
NC
NC
NC
NC
NC
NC
DQ2
L
DQ1
L
DQ1
R
DQ2
R
NC
NC
NC
NC
NC
NC
NC
DQ8
L
DQ7
L
DQ4
L
DQ3
L
DQ0
L
DQ0
R
DQ3
R
DQ4
R
DQ7
R
DQ8
R
NC
NC
NC
注意事项：
2.本球会代表下一代FLEx18 -E双端口功能。有关此功能的更多信息，请联系赛普拉斯销售。
3.这场球连接到VDDIO 。有关下一代FLEx18 -E双端口功能的联系赛普拉斯销售的更多信息。
4.这场球连接到VSS 。有关下一代FLEx18 -E双端口功能的更多信息，请联系赛普拉斯销售。
5.请将此球悬空。有关此功能的更多信息，请联系赛普拉斯销售。
6.请将此球悬空为64K ×18 。
7.请将此球悬空为128K ×18和64K ×18 。
8.请将此球悬空为256K ×18 ， 128K ×18和64K ×18 。
9.这些球是不适用CYD09S18V设备。他们需要连接到VDDIO 。
10.这些球是不适用CYD09S18V设备。他们需要连接到VSS 。
11.这些球是不适用CYD09S18V设备。他们需要的是无连接的。
文件编号： 38-06077牧师* C
第26 3
CYD01S18V/CYD02S18V
CYD04S18V/CYD09S18V
引脚德网络nitions
左侧端口
A
0L
–A
18L
BE
0L
“ BE
1L
忙
L[2,5]
C
L
CE0
L[10]
CE1
L[9]
DQ
0L
-DQ
17L
OE
L
INT
L
正确的端口
A
0R
–A
18R
BE
0R
“ BE
1R
忙
R[2,5]
C
R
CE0
R[10]
CE1
R[9]
DQ
0R
-DQ
17R
OE
R
INT
R
地址输入。
字节使能输入。
声称这些信号能够读取和写入操作
存储器阵列的相应字节。
繁忙的港口输出。
当检测到碰撞时，产生BUSY为有效。
输入时钟信号。
低电平有效芯片使能输入。
高电平有效芯片使能输入。
数据总线输入/输出。
输出使能输入。
这种异步信号必须被拉低，使
在读操作的DQ数据引脚。
邮箱中断标志输出。
邮箱允许端口之间的通信。
上面的两个存储单元可以用于讯息传递。 INT
L
断言
为低电平时，正确的端口写入左端口的邮箱位置，反之亦然。
中断到端口置为无效HIGH时，它读取其邮箱中的内容。
港口低速选择输入。
当低于100 MHz工作频率，该LowSPD
关闭该端口的DLL 。
读/写使能输入。
断言此引脚为低电平写入或高从阅读
双端口存储器阵列。
端口输出做好准备。
这个信号将被置在一个端口可以正常
操作。
端口计数器/掩码选择输入。
计数器控制输入。
端口计数器地址的负载选通输入。
计数器控制输入。
端口计数使能输入。
计数器控制输入。
端口计数器复位输入。
计数器控制输入。
端口计数器中断输出。
该引脚为低电平时，未屏蔽
计数器的部分被增加至所有的“1 ” 。
端口计数器裹输入。
经过一阵计数器达到最大计数，如果
WRP低，未掩蔽的计数器位将被设置为0，如果高，则计数器将
加载与存储在镜寄存器中的值。
端口计数器重传输入。
计数器控制输入。
直通模式选择输入。
端口外部高速IO指令输入。
IO端口供电。
预留管脚为将来的功能。
主复位输入。
MRST是一个异步输入信号，并影响两个端口。
需要在开机后的主复位操作。
JTAG复位输入。
JTAG测试模式选择输入。
它控制JTAG TAP状态机的前进。
状态机的转换发生在TCK的上升沿。
JTAG测试数据输入。
在TDI输入的数据将被串行移入选择
寄存器。
JTAG测试时钟输入。
JTAG测试数据输出。
TDO转换发生在TCK的下降沿。 TDO是
一般三态，除非捕获的数据被移出JTAG TAP的。
描述
LowSPD
L[2,4]
LowSPD
R[2,4]
PORTSTD [1 ：0]的
L[2,4]
PORTSTD [1 ：0]的
R[2,4]
端口地址/控制/数据I / O标准选择输入。
读/写
L
准备
L[2,5]
CNT / MSK
L[9]
ADS
L[10]
CNTEN
L[10]
CNTRST
L[9]
CNTINT
L[11]
WRP
L[2,3]
RET
L[2,3]
FTSEL
L[2,3]
VREF
L[2,4]
VDDIO
L
转
L[2,4]
MRST
TRST
[2,5]
TMS
TDI
TCK
TDO
读/写
R
准备
R[2,5]
CNT / MSK
R[9]
ADS
R[10]
CNTEN
R[10]
CNTRST
R[9]
CNTINT
R[11]
WRP
R[2,3]
RET
R[2,3]
FTSEL
R[2,3]
VREF
R[2,4]
VDDIO
R
转
R[2,4]
文件编号： 38-06077牧师* C
第26 4
CYD01S18V/CYD02S18V
CYD04S18V/CYD09S18V
引脚德网络nitions
（续）
左侧端口
V
SS
V
CORE[12]
V
TTL
正确的端口
地输入。
核心供电。
LVTTL电源。
描述
主复位
该FLEx18系列器件经过了一个完整的复位
同时其MRST输入低电平。该MRST输入可切换
异步时钟。该MRST初始化
内部突发计数器置零，并且计数器屏蔽寄存器
所有的人（暴露无遗） 。该MRST也迫使
邮箱中断（ INT）标志和计数器中断
（ CNTINT ）标志HIGH 。的MRST必须在执行
上电后FLEx18系列器件。
地址计数器和屏蔽寄存器
操作
本节介绍的功能只适用于1兆位，
2兆位和4兆位器件。它并不适用于9兆位
装置。这些设备的每个端口都有一个可编程的突发
地址计数器。突发计数器包含三个寄存器：一
计数器寄存器，屏蔽寄存器和一个反射镜寄存器。
[17]
该
计数器寄存器
包含用于访问的地址
RAM阵列。它是仅由计数器加载改变，递增
计数器复位，并通过主复位（ MRST ）操作。
该
屏蔽寄存器
值会影响增量和计数器
通过防止的相应位复位操作
更改计数器寄存器。它也影响计数器
中断输出（ CNTINT ） 。掩模寄存器只改变
由掩码负载和面膜的复位操作，并且由
MRST 。掩码寄存器定义的计数范围
计数器寄存器。它把计数器寄存器分为二
区域：零个或多个“0 ”，在最显著位定义
掩模区中的至少显著位，一个或多个“1”
定义东窗事发区域。位0也可以是“ 0”时，掩蔽
所述至少显著计数器位和使所述计数器以
由两个而不是一个递增。
镜子注册
用于重载计数器寄存器上
增量操作（请参阅“转发， ”下） 。它总是
包含最后加载到计数器寄存器中的值，并且是
只有改变由计数器加载和计数器复位操作
系统蒸发散，并且由MRST 。
表3
总结这些寄存器和所述操作
所需的输入控制信号。该MRST控制信号
异步的。中的所有其它的控制信号
表3
（ CNT / MSK ， CNTRST ， ADS ， CNTEN ）被同步到
端口的CLK 。所有这些计数器和口罩操作
独立端口的芯片使能输入（ CE0和CE1 ） 。
邮箱中断
上面的两个存储单元可以用于讯息
路过并允许端口之间的通信。
表
显示了CYD09S18V的两个端口的中断操作。
最高的存储位置， 7FFFF是邮箱为
正确的端口， 7FFFE的邮箱左侧的端口。
表
表明，为了设定在INT
R
标志，进行写入操作
左侧端口来解决7FFFF将会触发INT
R
低。至少
一个字节已经被激活了写来产生中断。
在7FFFF位置由右口一个有效的读操作将重置
INT
R
HIGH 。至少有一个字节必须是有源为了使
读复位中断。当一个端口写入到另一个
端口的邮箱，端口的INT的邮箱所属
为低电平。 int是复位时的所有者（口）
邮箱读取邮箱中的内容。中断标志
在被设定的流通模式（即，它遵循的时钟边缘
写端口）。另外，该标志被复位在流动 - 直通模式（即，它
如下读端口的时钟沿） 。
每个端口可以读取其他端口的邮箱无需重新设定
该中断。并且每个端口都可以写信给自己的邮箱
不设置该中断。如果应用程序不需要
消息传递， INT引脚应悬空。
表2.中断操作示例
[1, 13, 14, 15, 16]
左侧端口
功能
设置右INT
R
旗
复位INT权
R
旗
设置左INT
L
旗
重设左INT
L
旗
读/写
L
L
X
X
H
CE
L
L
X
X
L
A
0L–18L
7FFFF
X
X
7FFFE
INT
L
X
X
L
H
读/写
R
X
H
L
X
CE
R
X
L
L
X
正确的端口
A
0R–18R
X
7FFFF
7FFFE
X
INT
R
L
H
X
X
注意事项：
12.该系列双端口不使用V
CORE
，而这些引脚内部NC 。新一代双端口系列， FLEx18 -E ，将使用V
CORE
1.5V的
或1.8V 。请联系当地的赛普拉斯FAE获取更多信息。
13. CE是内部信号。 CE =低中频CE
0
=低和CE
1
= HIGH 。对于一个读操作， CE只需要在CLK的上升沿被认定一次
并且可以之后被拉高。以下CLK上升沿后数据将出来，将是三态的下一个CLK上升沿后。
14. OE是“不关心”的邮箱的操作。
15.在至少一个BE0的， BE1必须为低。
16. A18x是NC的CYD04S18V ，因此中断地址是3FFFF和3FFFE 。 A18x和A17x是NC的CYD02S18V ，因此中断地址
是1FFFF和1FFFE ; A18x ， A17x和A16x是NC的CYD01S18V ，因此中断地址是FFFF和FFFE 。
17.本节介绍CYD04S18V ， CYD02S18V ， CYD01S18V 18 ， 17 ，和16位地址。
文件编号： 38-06077牧师* C
第26 5
