初步
CY7C68000
TX2 USB 2.0 UTMI收发器
1.0
EZ -USB TX2 功能
Cypress的EZ -USB TX2 是一种通用串行总线（ USB ）
规范修订版2.0收发器，串行/解串器，在
是16位的，30 MHz或8位，在60并行接口
兆赫。在TX2提供了高速物理层接口
工作在最大允许的USB 2.0的带宽。
这允许系统设计者以保持复合高
外部给数字ASIC的高速模拟USB组件
这减少了开发时间和相关联的风险。一
标准接口提供了支持USB 2.0认证，是
兼容收发器宏单元接口（ UTMI ）试样
fication版本1.05日期01年3月29日。
两个包被定义为家庭： 56引脚SSOP和56
引脚QFN封装。
的功能框图中示出
图1-1 。
UTMI标准/ USB- 2.0认证的设备操作
可以工作在USB 2.0高速（ HS ） ， 480
兆位/秒，和全速（FS）， 12兆比特/秒
串行到并行和并行到串行的转换
8位单向， 8位双向或16位双向
tional外部数据接口
同步场和EOP检测上收到封装
ETS
同步场和EOP一代发射
分组
从USB串行流数据和时钟恢复
位填充/拆箱;位填充错误检测
临时登记管理由于数据速率变化
位填充/拆箱
16位的30 - MHz和8位的60 -MHz的并行接口
能够FS和HS终端之间切换
信号
支持USB检测复位，挂起和恢复
支持HS识别和检测所定义
USB 2.0规范
支持恢复信号的传输
3.3V工作电压
两种封装选择， 56引脚QFN和56引脚SSOP
所有必需的终端，包括1.5K欧姆的上拉
在DPLUS ，是内部芯片
支持USB 2.0测试模式。
CY7C68000
CY7C68000
XTALIN /
OUT
OSC
20X
PLL
PLL_480
UTMI CLK
UTMI CLK
全速接收
高速接收
USB
USB
2.0
XCVR
TRAF科幻
SYNC
弹性
卜FF器
快
数字
Rx
快
数字
Tx
数字
Rx
UTMI接收CTL
UTMI接收数据8/16
高速的Tx
BIDI选项
还
全速的Tx
数字
Tx
UTMI接收数据8/16
UTMI的Tx CTL
图1-1 。框图
赛普拉斯半导体公司
文件编号： 38-08016牧师* E
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年11月2日
初步
2.0
CY7C68000
应用
DSL调制解调器
ATA接口
存储卡读卡器
传统的转换装置
相机
扫描仪
首页PNA
无线局域网
MP3播放器
网络。
该LineState销是DPLUS线和所述一个的状态
LineState的位是DMINUS线。时同步，则
建立和保持LineState的时序是相同的
并行数据总线。
3.6
全速与高速选择
3.0
3.1
功能概述
USB信号传输速度
在FS与HS是通过使用两个XcvrSelect的完成，
该TermSelect输入信号。该TermSelect信号使
到DPLUS引脚1.5千欧的上拉。当TermSelect
为低电平，一个SE0断言的USB提供的HS
终止并产生总线上的HS空闲状态。该
XcvrSelect信号为它选择的FS的控制
收发器或HS收发器。通过该引脚设置为“0”的
在HS收发器被选择并通过该位设定为“1”的
FS的收发信机被选中。
TX2工作在两点USB定义的速率Specifi-
阳离子2.0 ，日期为2000年4月27日：
全速，与12 Mbps的信号比特率
高速， 480 Mbps的信号的比特率。
TX2不支持低速（ LS）的信令的1.5率
Mbps的。
3.7
操作模式
3.2
收发器时钟频率
操作模式由OPMODE信号控制。
该
OPMODE
信号能抑制正常的
收发信机的操作和唤起特殊测试模式。
这些模式将立即生效，并采取优先
在任何挂起的数据操作。的传输数据速率
当IN
OPMODE
取决于国家
XcvrSelect
输入。
OPMODE [1 ：0]的
00
01
10
11
模式
0
1
2
3
描述
正常工作
非驱动
禁用位填充和
NRZI编码
版权所有
TX2具有使用外接一个片上振荡器电路24
兆赫（ ±100 ppm的）晶体具有以下特征：
并联谐振
基本模式
500 μW驱动电平
27-33 PF（ 5 ％容差）负载电容。
一个片内锁相环（PLL），乘以24兆赫
振荡器到六十○分之三十〇兆赫，所要求的收发器
并行数据总线。默认UTMI接口时钟（CLK）
频率由DataBus16_8销来确定。
模式0允许收发器能够与正常的USB操作
数据进行解码和编码。
模式1允许收发机逻辑，以支持软
断开功能，三州都HS和FS
发射器，并删除了任何USB终端，
使其看上去的上游端口，该装置已
与总线相连。
模式2禁用所以1S位填充和NRZI编码逻辑
从数据总线装变的js上
DPLUS / DMINUS
线条和0成为Ks的。
3.3
巴士
这两个包允许8位/ 16位双向数据总线
数据传输到控制单元。
3.4
复位引脚
一个输入管脚（复位）复位芯片。该引脚具有滞后
而且是根据UTMI规范高电平有效。该
内部PLL稳定约200
s
经过V
CC
有
达到3.3V 。
4.0
化
DPLUS / DMINUS阻抗端接
3.5
线路状态。
线路状态输出引脚LineState [ 1 ： 0 ]由combi-驱动
国家逻辑，并且可以在“J”和“K”之间切换
状态。它们是同步的CLK信号为有效
信号。在CLK边缘状态的这些行反映
将USB数据线的状态。时的时钟边沿的0位
在CY7C68000不需要外部电阻器的USB
数据线端接阻抗或外部上拉电阻
在DPLUS线。这些电阻器被引入到
的一部分。他们是工厂调整，以满足要求
USB 2.0 。将这些电阻也减小了针
计上的部分。
文件编号： 38-08016牧师* E
第14页2
初步
5.0
引脚分配
CY7C68000
以下页面说明个别引脚图说
在56引脚QFN和56引脚SSOP封装。
包提供使用任一8位（60 - MHz）或16位
（ 30 MHz）的总线接口。
56引脚QFN
DataBus16_8
版权所有
Uni_Bidi
TXVALID
ValidH
56
GND
CLK
V
CC
55
V
CC
D0
D1
D2
D3
D4
54
53
52
51
50
49
48
47
46
45
44
43
TXREADY
暂停
RESET
AV
CC
XTALOUT
XTALIN
AGND
AV
CC
DPLUS
DMINUS
AGND
XcvrSelect
TERMSELECT
OpMode0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
42
41
40
39
38
37
GND
D5
版权所有
D6
D7
D8
D9
版权所有
D10
D11
V
CC
D12
GND
D13
CY7C68000
56引脚QFN
36
35
34
33
32
31
30
29
文件编号： 38-08016牧师* E
OpMode1
GND
图5-1 。 CY7C68000 56引脚QFN封装引脚分配
V
CC
LineState0
LineState1
GND
RXVALID
RXACTIVE
RXERROR
版权所有
版权所有
D15
D14
V
CC
第14页3
初步
56引脚SSOP
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
CY7C68000
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
CLK
DataBus16_8
Uni_Bidi
GND
TXVALID
V
CC
ValidH
TXREADY
暂停
RESET
AVCC
XTALOUT
XTALIN
AGND
AVCC
DPLUS
DMINUS
AGND
XcvrSelect
TERMSELECT
OpMode0
OpMode1
GND
V
CC
LineState0
LineState1
GND
RXVALID
D0
D1
版权所有
D2
V
CC
D3
D4
GND
D5
版权所有
D6
D7
D8
D9
版权所有
D10
D11
V
CC
D12
GND
D13
V
CC
D14
D15
版权所有
版权所有
RXERROR
RXACTIVE
图5-2 。 CY7C68000 56引脚SSOP封装引脚分配
5.1
CY7C68000引脚说明
[1]
表5-1 。引脚说明
SSOP QFN
11
15
14
18
16
17
4
8
7
11
9
10
名字
AVCC
AVCC
AGND
AGND
DPLUS
DMINUS
TYPE
动力
动力
动力
动力
I / O / Z
I / O / Z
默认
不适用
不适用
不适用
不适用
Z
Z
描述
模拟V
CC
。这个信号提供电源给该芯片的模拟部分。
模拟V
CC
。这个信号提供电源给该芯片的模拟部分。
模拟地。
连接到地面尽可能短的路径越好。
模拟地。
连接到地面尽可能短的路径越好。
USB DPLUS信号。
连接到USB DPLUS信号。
USB DMINUS信号。
连接到USB DMINUS信号。
注意：
1.未使用的输入不能悬空。领带为高电平或低电平适当。输出是三态应该仅上拉或下拉，以确保
在上电时以及在待机状态下的信号。
文件编号： 38-08016牧师* E
第14页4
初步
表5-1 。引脚说明
（续）
[1]
SSOP QFN
56
55
53
51
50
48
46
45
44
43
41
40
38
36
34
33
1
10
49
48
46
44
43
41
39
38
37
36
34
33
31
29
27
26
50
3
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
CLK
RESET
名字
TYPE
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
产量
输入
不适用
默认
描述
CY7C68000
双向数据总线。
这个双向总线被用作整个数据
总线的8位双向模式或者至少显著8位中的16位
位模式或8比特的单向模式下，这些位被用作输入
对于数据，由RxValid信号选择。
双向数据总线。
这个双向总线被用作高8
当在16位模式，以及不使用的数据总线的位时，在8位的
双向模式。根据8位单向模式中使用这些位
作为数据输出，由TxValid信号选择。
时钟。
这个输出是用于时钟信号的接收和发送的并行数据
在D [15：0 ]总线上。
高电平有效复位。
复位整个芯片。该引脚可以连接到V
CC
通过一个0.1 μF电容和GND之间通过一个100K电阻为10
毫秒的RC时间常数。
收发器选择。
全速（FS）和之间的这种信号，选择
高速（ HS ）收发器：
0 ： HS启用收发器
1 ： FS收发器启用
终端选择。
之间的全部之间的这种信号，选择
速度（ FS ）和高速（ HS ）终端：
0 ： HS终止
1 ： FS终止
暂停。
放置CY7C68000中，吸引最小功率模式
耗材。关闭所有的暂停没有必要块/恢复操作
系统蒸发散。虽然暂停，
TERMSELECT
必须始终是在FS模式，以确保
上DPLUS 1.5千欧的上拉保持供电。
0 ： CY7C68000电路图纸挂起电流
1 ： CY7C68000电路图纸正常电流
线路状态。
这些信号反映了单端的当前状态
接收器。它们组合到一个“可用” CLK可用，那么他们
同步到CLK 。它们直接反映的当前状态
DPLUS （ LineState0 ）和DMINUS （ LineState1 ） 。
D- D +说明
0 0 0 ： SE0
0 1 1 ： “J”状态
1 0 2 ： 'K'国
1 1 3 ： SE1
19
12
XcvrSelect
输入
不适用
20
13
TERMSELECT
输入
不适用
9
2
暂停
输入
不适用
26
19
LineState1
产量
文件编号： 38-08016牧师* E
第14页5
CY7C68000
TX2 USB 2.0 UTMI收发器
1.0
EZ -USB TX2 功能
同步场和EOP检测的接收
分组
同步场和EOP一代发射
分组
从USB串行流数据和时钟恢复
位填充/拆箱;位填充错误检测
临时登记管理由于数据速率变化
位填充/拆箱
16位的30 - MHz和8位的60 -MHz的并行接口
能够FS和HS终端之间切换
信号
支持USB检测复位，挂起和恢复
支持HS识别和检测所定义
USB 2.0规范
支持恢复信号的传输
= 3.3 V操作
两种封装选择， 56引脚QFN和56引脚SSOP
所有必需的终端，包括1.5K欧姆上拉
上DPLUS ，是内部的芯片
支持USB 2.0测试模式
Cypress的EZ -USB TX2 是一种通用串行总线（ USB ）
规范修订版2.0收发器，串行/解串器，在
是16位的，30 MHz或8位，在60并行接口
兆赫。在TX2提供了高速物理层接口
工作在最大允许的USB 2.0的带宽。
这允许系统设计者以保持复合高
外部给数字ASIC的高速模拟USB组件
这减少了开发时间和相关联的风险。一
标准接口提供了支持USB 2.0认证，是
兼容收发器宏单元接口（ UTMI ）试样
fication版本1.05日期01年3月29日。
两个包被定义为家庭： 56引脚SSOP和56
引脚QFN封装。
的功能框图中示出
图1-1 。
该
在EX -USB TX2的特点是：
UTMI标准/ USB- 2.0认证的设备操作
可以工作在USB 2.0高速（ HS ） ， 480
兆位/秒，和全速（FS）， 12兆比特/秒
串行到并行和并行到串行的转换
8位单向， 8位双向或16位
双向外部数据接口
CY7C68000
CY7C68000
XTALIN /
OUT
OSC
20X
PLL
PLL_480
UTMI CLK
UTMI CLK
全速接收
高速接收
USB
USB
2.0
XCVR
TRAF科幻
SYNC
弹性
卜FF器
快
数字
Rx
快
数字
Tx
数字
Rx
UTMI接收CTL
UTMI接收数据8/16
高速的Tx
BIDI选项
还
全速的Tx
数字
Tx
UTMI
Tx
数据8/16
Rx
UTMI的Tx CTL
图1-1 。框图
赛普拉斯半导体公司
文件编号： 38-08016牧师* H
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年5月2日
CY7C68000
2.0
应用
DSL调制解调器
ATA接口
存储卡读卡器
传统的转换装置
相机
扫描仪
首页PNA
无线局域网
MP3播放器
联网
信号。在CLK边缘状态的这些行反映
将USB数据线的状态。时的时钟边沿的0位
该LineState销是DPLUS线和所述一个的状态
LineState的位是DMINUS线。时同步，则
建立并保持LineState的时序是相同的
并行数据总线。
3.6
全速与高速选择
3.0
3.1
功能概述
USB信号传输速度
在FS与HS是通过使用两个XcvrSelect的完成，
该TermSelect输入信号。该TermSelect信号使
1.5千欧拉起到DPLUS引脚。当TermSelect
为低电平，一个SE0断言的USB提供的HS
终止并产生总线上的HS空闲状态。该
XcvrSelect信号为它选择的FS的控制
收发器或HS收发器。要选择HS传输
的收发机，将该引脚置为“0” 。要选择FS收发器，设置
该引脚为“1” 。
TX2工作在两点USB定义的速率Specifi-
阳离子2.0 ，日期为2000年4月27日：
全速，与12 Mbps的信号比特率
高速， 480 Mbps的信号比特率
TX2不支持低速（ LS）的信令的1.5率
Mbps的。
3.7
操作模式
操作模式由OPMODE信号控制。
该
OPMODE
信号能抑制正常的
收发信机的操作和唤起特殊测试模式。
这些模式将立即生效，并采取优先
在任何挂起的数据操作。的传输数据速率
当IN
OPMODE
取决于国家
XcvrSelect
输入。
OPMODE [1 ：0]的
00
01
10
11
模式
0
1
2
3
描述
正常工作
非驱动
禁用位填充和
NRZI编码
版权所有
3.2
收发器时钟频率
TX2具有使用外接一个片上振荡器电路24
兆赫（ ±100 ppm的）晶体具有以下特征：
并联谐振
基本模式
500 μW驱动电平
27-33 PF（ 5 ％容差）负载电容
一个片内锁相环（PLL），乘以24兆赫
振荡器到六十○分之三十〇兆赫，所要求的收发器
并行数据总线。默认UTMI接口时钟（CLK）
频率由DataBus16_8销来确定。
模式0允许收发器能够与正常的USB操作
数据进行解码和编码。
模式1允许收发机逻辑，以支持软
断开功能，三州都HS和FS
发射器，并删除了任何USB终端，
使其看上去的上游端口，该装置已
与总线相连。
模式2禁用所以1S位填充和NRZI编码逻辑
从数据总线装变的js上
DPLUS / DMINUS
线条和0成为Ks的。
3.3
巴士
这两个包允许8位/ 16位双向数据总线
数据传输到控制单元。
3.4
复位引脚
一个输入管脚（复位）复位芯片。该引脚具有滞后
而且是根据UTMI规范高电平有效。该
内部PLL稳定约200
μs
经过V
CC
有
达到3.3V 。
4.0
DPLUS / DMINUS阻抗终止
3.5
线路状态。
线路状态输出引脚LineState [ 1 ： 0 ]由combi-驱动
国家逻辑，并且可以在J和K个之间切换
状态。它们是同步的CLK信号为有效
在CY7C68000不需要外部电阻器的USB
数据线端接阻抗或外部上拉电阻
在DPLUS线。这些电阻器被引入到
的一部分。他们是工厂调整，以满足要求
USB 2.0 。将这些电阻也减小了针
计上的部分。
文件编号： 38-08016牧师* H
第14页2
CY7C68000
5.0
引脚分配
以下页面说明个别引脚图是在56引脚QFN和56引脚SSOP封装。
包提供使用任一8位（60 - MHz）或16位（ 30 MHz）的总线接口。
56引脚QFN
DataBus16_8
版权所有
Uni_Bidi
TXVALID
ValidH
56
GND
CLK
V
CC
55
V
CC
D0
D1
D2
D3
D4
54
53
52
51
50
49
48
47
46
45
44
43
TXREADY
暂停
RESET
AV
CC
XTALOUT
XTALIN
AGND
AV
CC
DPLUS
1
2
3
4
5
6
7
8
9
42
41
40
39
38
37
GND
D5
版权所有
D6
D7
D8
D9
版权所有
D10
D11
V
CC
D12
GND
D13
CY7C68000
56引脚QFN
36
35
34
33
32
31
30
29
DMINUS
10
AGND
11
XcvrSelect
12
TERMSELECT
13
OpMode0
14
15
文件编号： 38-08016牧师* H
16
17
18
19
20
21
22
23
24
25
26
27
28
OpMode1
GND
图5-1 。 CY7C68000 56引脚QFN封装引脚分配
V
CC
LineState0
LineState1
GND
RXVALID
RXACTIVE
RXERROR
版权所有
版权所有
D15
D14
V
CC
第14页3
CY7C68000
56引脚SSOP
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
CLK
DataBus16_8
Uni_Bidi
GND
TXVALID
V
CC
ValidH
TXREADY
暂停
RESET
AVCC
XTALOUT
XTALIN
AGND
AVCC
DPLUS
DMINUS
AGND
XcvrSelect
TERMSELECT
OpMode0
OpMode1
GND
V
CC
LineState0
LineState1
GND
RXVALID
D0
D1
版权所有
D2
V
CC
D3
D4
GND
D5
版权所有
D6
D7
D8
D9
版权所有
D10
D11
V
CC
D12
GND
D13
V
CC
D14
D15
版权所有
版权所有
RXERROR
RXACTIVE
图5-2 。 CY7C68000 56引脚SSOP封装引脚分配
5.1
CY7C68000引脚说明
[1]
表5-1 。引脚说明
SSOP QFN
11
15
14
18
16
17
4
8
7
11
9
10
名字
AVCC
AVCC
AGND
AGND
DPLUS
DMINUS
TYPE
动力
动力
动力
动力
I / O / Z
I / O / Z
默认
不适用
不适用
不适用
不适用
Z
Z
描述
模拟V
CC
。这个信号提供电源给该芯片的模拟部分。
模拟V
CC
。这个信号提供电源给该芯片的模拟部分。
模拟地。
连接到地面尽可能短的路径越好。
模拟地。
连接到地面尽可能短的路径越好。
USB DPLUS信号。
连接到USB DPLUS信号。
USB DMINUS信号。
连接到USB DMINUS信号。
注意：
1.未使用的输入不能悬空。领带为高电平或低电平适当。输出是三态应该仅上拉或下拉，以确保
在上电时以及在待机状态下的信号。
文件编号： 38-08016牧师* H
第14页4
CY7C68000
表5-1 。引脚说明
（续）
[1]
SSOP QFN
56
55
53
51
50
48
46
45
44
43
41
40
38
36
34
33
1
10
49
48
46
44
43
41
39
38
37
36
34
33
31
29
27
26
50
3
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
CLK
RESET
名字
TYPE
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
产量
输入
不适用
时钟。
这个输出是用于时钟信号的接收和发送的并行数据
在D [15：0 ]总线上。
高电平有效复位。
复位整个芯片。该引脚可以连接到V
CC
通过0.1
μF
通过一个100千电阻为10的电容和与GND
毫秒的RC时间常数。
收发器选择。
全速（FS）和之间的这种信号，选择
高速（ HS ）收发器：
0 ： HS启用收发器
1 ： FS收发器启用
终端选择。
之间的全部之间的这种信号，选择
速度（ FS ）和高速（ HS ）终端：
0 ： HS终止
1 ： FS终止
暂停。
放置CY7C68000中，吸引最小功率模式
耗材。关闭所有的暂停没有必要块/恢复操作
系统蒸发散。虽然暂停，
TERMSELECT
必须始终是在FS模式，以确保
上DPLUS 1.5千欧的上拉保持供电。
0 ： CY7C68000电路图纸挂起电流
1 ： CY7C68000电路图纸正常电流
线路状态。
这些信号反映了单端的当前状态
接收器。它们组合到一个“可用” CLK可用，那么他们
同步到CLK 。它们直接反映的当前状态
DPLUS （ LineState0 ）和DMINUS （ LineState1 ） 。
D- D +说明
0 0 0 ： SE0
0 1 1 ： “J”状态
1 0 2 ： 'K'国
1 1 3 ： SE1
线路状态。
这些信号反映了单端的当前状态
接收器。它们组合到一个“可用” CLK可用，那么他们
同步到CLK 。它们直接反映的当前状态
DPLUS （ LineState0 ）和DMINUS （ LineState1 ） 。
D- D +说明
00-0 ： SE0
01-1 ： 'J'国
10-2 ： 'K'国
11-3 ： SE1 。
第14页5
双向数据总线。
这个双向总线被用作高8
当在16位模式，以及不使用的数据总线的位时，在8位的
双向模式。根据8位单向模式中使用这些位
作为数据输出，由TxValid信号选择。
默认
描述
双向数据总线。
这个双向总线被用作整个数据
总线的8位双向模式或者至少显著8位中的16位
位模式或8位单向模式下，这些位被用作输入
对于数据，由RxValid信号选择。
19
12
XcvrSelect
输入
不适用
20
13
TERMSELECT
输入
不适用
9
2
暂停
输入
不适用
26
19
LineState1
产量
25
18
LineState0
产量
文件编号： 38-08016牧师* H
初步
CY7C68000
TX2 USB 2.0 UTMI收发器
1.0
EZ -USB TX2 功能
Cypress的EZ -USB TX2 是一种通用串行总线（ USB ）
规范修订版2.0收发器，串行/解串器，在
是16位的，30 MHz或8位，在60并行接口
兆赫。在TX2提供了高速物理层接口
工作在最大允许的USB 2.0的带宽。
这允许系统设计者以保持复合高
外部给数字ASIC的高速模拟USB组件
这减少了开发时间和相关联的风险。一
标准接口提供了支持USB 2.0认证，是
兼容收发器宏单元接口（ UTMI ）试样
fication版本1.05日期01年3月29日。
两个包被定义为家庭： 56引脚SSOP和56
引脚QFN封装。
的功能框图中示出
图1-1 。
UTMI标准/ USB- 2.0认证的设备操作
可以工作在USB 2.0高速（ HS ） ， 480
兆位/秒，和全速（FS）， 12兆比特/秒
串行到并行和并行到串行的转换
8位单向， 8位双向或16位双向
tional外部数据接口
同步场和EOP检测上收到封装
ETS
同步场和EOP一代发射
分组
从USB串行流数据和时钟恢复
位填充/拆箱;位填充错误检测
临时登记管理由于数据速率变化
位填充/拆箱
16位的30 - MHz和8位的60 -MHz的并行接口
能够FS和HS终端之间切换
信号
支持USB检测复位，挂起和恢复
支持HS识别和检测所定义
USB 2.0规范
支持恢复信号的传输
3.3V工作电压
两种封装选择， 56引脚QFN和56引脚SSOP
所有必需的终端，包括1.5K欧姆的上拉
在DPLUS ，是内部芯片
支持USB 2.0测试模式。
CY7C68000
CY7C68000
XTALIN /
OUT
OSC
20X
PLL
PLL_480
UTMI CLK
UTMI CLK
全速接收
高速接收
USB
USB
2.0
XCVR
TRAF科幻
SYNC
弹性
卜FF器
快
数字
Rx
快
数字
Tx
数字
Rx
UTMI接收CTL
UTMI接收数据8/16
高速的Tx
BIDI选项
还
全速的Tx
数字
Tx
UTMI接收数据8/16
UTMI的Tx CTL
图1-1 。框图
赛普拉斯半导体公司
文件编号： 38-08016牧师* E
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年11月2日
初步
2.0
CY7C68000
应用
DSL调制解调器
ATA接口
存储卡读卡器
传统的转换装置
相机
扫描仪
首页PNA
无线局域网
MP3播放器
网络。
该LineState销是DPLUS线和所述一个的状态
LineState的位是DMINUS线。时同步，则
建立和保持LineState的时序是相同的
并行数据总线。
3.6
全速与高速选择
3.0
3.1
功能概述
USB信号传输速度
在FS与HS是通过使用两个XcvrSelect的完成，
该TermSelect输入信号。该TermSelect信号使
到DPLUS引脚1.5千欧的上拉。当TermSelect
为低电平，一个SE0断言的USB提供的HS
终止并产生总线上的HS空闲状态。该
XcvrSelect信号为它选择的FS的控制
收发器或HS收发器。通过该引脚设置为“0”的
在HS收发器被选择并通过该位设定为“1”的
FS的收发信机被选中。
TX2工作在两点USB定义的速率Specifi-
阳离子2.0 ，日期为2000年4月27日：
全速，与12 Mbps的信号比特率
高速， 480 Mbps的信号的比特率。
TX2不支持低速（ LS）的信令的1.5率
Mbps的。
3.7
操作模式
3.2
收发器时钟频率
操作模式由OPMODE信号控制。
该
OPMODE
信号能抑制正常的
收发信机的操作和唤起特殊测试模式。
这些模式将立即生效，并采取优先
在任何挂起的数据操作。的传输数据速率
当IN
OPMODE
取决于国家
XcvrSelect
输入。
OPMODE [1 ：0]的
00
01
10
11
模式
0
1
2
3
描述
正常工作
非驱动
禁用位填充和
NRZI编码
版权所有
TX2具有使用外接一个片上振荡器电路24
兆赫（ ±100 ppm的）晶体具有以下特征：
并联谐振
基本模式
500 μW驱动电平
27-33 PF（ 5 ％容差）负载电容。
一个片内锁相环（PLL），乘以24兆赫
振荡器到六十○分之三十〇兆赫，所要求的收发器
并行数据总线。默认UTMI接口时钟（CLK）
频率由DataBus16_8销来确定。
模式0允许收发器能够与正常的USB操作
数据进行解码和编码。
模式1允许收发机逻辑，以支持软
断开功能，三州都HS和FS
发射器，并删除了任何USB终端，
使其看上去的上游端口，该装置已
与总线相连。
模式2禁用所以1S位填充和NRZI编码逻辑
从数据总线装变的js上
DPLUS / DMINUS
线条和0成为Ks的。
3.3
巴士
这两个包允许8位/ 16位双向数据总线
数据传输到控制单元。
3.4
复位引脚
一个输入管脚（复位）复位芯片。该引脚具有滞后
而且是根据UTMI规范高电平有效。该
内部PLL稳定约200
s
经过V
CC
有
达到3.3V 。
4.0
化
DPLUS / DMINUS阻抗端接
3.5
线路状态。
线路状态输出引脚LineState [ 1 ： 0 ]由combi-驱动
国家逻辑，并且可以在“J”和“K”之间切换
状态。它们是同步的CLK信号为有效
信号。在CLK边缘状态的这些行反映
将USB数据线的状态。时的时钟边沿的0位
在CY7C68000不需要外部电阻器的USB
数据线端接阻抗或外部上拉电阻
在DPLUS线。这些电阻器被引入到
的一部分。他们是工厂调整，以满足要求
USB 2.0 。将这些电阻也减小了针
计上的部分。
文件编号： 38-08016牧师* E
第14页2
初步
5.0
引脚分配
CY7C68000
以下页面说明个别引脚图说
在56引脚QFN和56引脚SSOP封装。
包提供使用任一8位（60 - MHz）或16位
（ 30 MHz）的总线接口。
56引脚QFN
DataBus16_8
版权所有
Uni_Bidi
TXVALID
ValidH
56
GND
CLK
V
CC
55
V
CC
D0
D1
D2
D3
D4
54
53
52
51
50
49
48
47
46
45
44
43
TXREADY
暂停
RESET
AV
CC
XTALOUT
XTALIN
AGND
AV
CC
DPLUS
DMINUS
AGND
XcvrSelect
TERMSELECT
OpMode0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
42
41
40
39
38
37
GND
D5
版权所有
D6
D7
D8
D9
版权所有
D10
D11
V
CC
D12
GND
D13
CY7C68000
56引脚QFN
36
35
34
33
32
31
30
29
文件编号： 38-08016牧师* E
OpMode1
GND
图5-1 。 CY7C68000 56引脚QFN封装引脚分配
V
CC
LineState0
LineState1
GND
RXVALID
RXACTIVE
RXERROR
版权所有
版权所有
D15
D14
V
CC
第14页3
初步
56引脚SSOP
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
CY7C68000
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
CLK
DataBus16_8
Uni_Bidi
GND
TXVALID
V
CC
ValidH
TXREADY
暂停
RESET
AVCC
XTALOUT
XTALIN
AGND
AVCC
DPLUS
DMINUS
AGND
XcvrSelect
TERMSELECT
OpMode0
OpMode1
GND
V
CC
LineState0
LineState1
GND
RXVALID
D0
D1
版权所有
D2
V
CC
D3
D4
GND
D5
版权所有
D6
D7
D8
D9
版权所有
D10
D11
V
CC
D12
GND
D13
V
CC
D14
D15
版权所有
版权所有
RXERROR
RXACTIVE
图5-2 。 CY7C68000 56引脚SSOP封装引脚分配
5.1
CY7C68000引脚说明
[1]
表5-1 。引脚说明
SSOP QFN
11
15
14
18
16
17
4
8
7
11
9
10
名字
AVCC
AVCC
AGND
AGND
DPLUS
DMINUS
TYPE
动力
动力
动力
动力
I / O / Z
I / O / Z
默认
不适用
不适用
不适用
不适用
Z
Z
描述
模拟V
CC
。这个信号提供电源给该芯片的模拟部分。
模拟V
CC
。这个信号提供电源给该芯片的模拟部分。
模拟地。
连接到地面尽可能短的路径越好。
模拟地。
连接到地面尽可能短的路径越好。
USB DPLUS信号。
连接到USB DPLUS信号。
USB DMINUS信号。
连接到USB DMINUS信号。
注意：
1.未使用的输入不能悬空。领带为高电平或低电平适当。输出是三态应该仅上拉或下拉，以确保
在上电时以及在待机状态下的信号。
文件编号： 38-08016牧师* E
第14页4
初步
表5-1 。引脚说明
（续）
[1]
SSOP QFN
56
55
53
51
50
48
46
45
44
43
41
40
38
36
34
33
1
10
49
48
46
44
43
41
39
38
37
36
34
33
31
29
27
26
50
3
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
CLK
RESET
名字
TYPE
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
产量
输入
不适用
默认
描述
CY7C68000
双向数据总线。
这个双向总线被用作整个数据
总线的8位双向模式或者至少显著8位中的16位
位模式或8比特的单向模式下，这些位被用作输入
对于数据，由RxValid信号选择。
双向数据总线。
这个双向总线被用作高8
当在16位模式，以及不使用的数据总线的位时，在8位的
双向模式。根据8位单向模式中使用这些位
作为数据输出，由TxValid信号选择。
时钟。
这个输出是用于时钟信号的接收和发送的并行数据
在D [15：0 ]总线上。
高电平有效复位。
复位整个芯片。该引脚可以连接到V
CC
通过一个0.1 μF电容和GND之间通过一个100K电阻为10
毫秒的RC时间常数。
收发器选择。
全速（FS）和之间的这种信号，选择
高速（ HS ）收发器：
0 ： HS启用收发器
1 ： FS收发器启用
终端选择。
之间的全部之间的这种信号，选择
速度（ FS ）和高速（ HS ）终端：
0 ： HS终止
1 ： FS终止
暂停。
放置CY7C68000中，吸引最小功率模式
耗材。关闭所有的暂停没有必要块/恢复操作
系统蒸发散。虽然暂停，
TERMSELECT
必须始终是在FS模式，以确保
上DPLUS 1.5千欧的上拉保持供电。
0 ： CY7C68000电路图纸挂起电流
1 ： CY7C68000电路图纸正常电流
线路状态。
这些信号反映了单端的当前状态
接收器。它们组合到一个“可用” CLK可用，那么他们
同步到CLK 。它们直接反映的当前状态
DPLUS （ LineState0 ）和DMINUS （ LineState1 ） 。
D- D +说明
0 0 0 ： SE0
0 1 1 ： “J”状态
1 0 2 ： 'K'国
1 1 3 ： SE1
19
12
XcvrSelect
输入
不适用
20
13
TERMSELECT
输入
不适用
9
2
暂停
输入
不适用
26
19
LineState1
产量
文件编号： 38-08016牧师* E
第14页5
