CY7C1328F
4 -MB （ 256K ×18 ）流水线DCD同步SRAM
特点
注册的输入和输出的流水线操作
最佳性能（双循环取消选择）
- 深度扩展无等待状态
256K × 18位的通用I / O架构
3.3V -5 ％到+ 10 ％核心供电（V
DD
)
3.3V / 2.5V的I / O电压（V
DDQ
)
快速时钟到输出时间
- 2.6纳秒（ 250 - MHz器件）
- 2.6纳秒（ 225 - MHz器件）
- 2.8纳秒（ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
- 4.0纳秒（ 133 - MHz器件）
- 4.5纳秒（ 100 - MHz器件）
提供高性能3-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
JEDEC标准的100引脚TQFP封装，引脚排列
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1328F SRAM集成262,144 ×18的SRAM单元
有先进同步外围电路和一个二位
计数器内部突发操作。所有的同步输入是
通过用正沿触发控制寄存器控
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用
（ BW
[A ： B]
和BWE ）和全局写（GW） 。异步
输入包括输出使能（ OE ）和ZZ引脚。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写cycle.This部分支持字节写
行动（见引脚说明和真值表进行进一步
详细说明） 。写周期可以在一到两个字节宽
由字节写控制输入进行控制。 GW低电平有效
导致要写入的所有字节。该器件集成了一个
额外的流水线使能寄存器该延迟关闭
输出缓冲器的附加周期，当取消选择是
executed.This功能允许深度扩展，而不penal-
定义了系统性能。
该CY7C1328F从+ 3.3V内核电源供电
而所有输出工作于+ 3.3V或+ 2.5V电源。所有
输入和输出是符合JEDEC标准的JESD8-5兼容。
选购指南
250兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
2.6
325
40
225兆赫
2.6
290
40
200兆赫
2.8
265
40
166兆赫
3.5
240
40
133兆赫
4.0
225
40
100兆赫
4.5
205
40
单位
ns
mA
mA
阴影区域包含预览。
请联系您当地的赛普拉斯销售代表对这些部件的可用性。
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05220修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年1月19日
CY7C1328F
引脚说明
针
A0, A
1
, A
TQFP
37,36,32,33
34,35,44,45,
46,47,48,49,
50,80,81,82,
99,100
93,94
88
TYPE
描述
输入 -
用于选择的256K地址位置中的一个地址输入。
采样
如果同步ADSP ADSC或低电平有效的CLK的上升沿和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
被馈送到2位计数器。
输入 -
字节写选择输入，低电平有效。
合格与BWE进行字节写操作
同步的到SRAM中。采样在CLK的上升沿。
输入 -
全局写使能输入，低电平有效。
当上升沿置为低电平
CLK同步，一个全球性的写操作进行的（所有字节写入，无论价值
在BW
[A ： B]
和BWE ） 。
输入 -
字节写使能输入，低电平有效。
采样在CLK的上升沿。这
同步信号必须被拉低，进行字节写操作。
输入 -
时钟
时钟输入。
用于捕获所有的同步输入到设备中。也可用于
增加突发计数器时， ADV为低电平时，一阵操作过程中。
BW
A ,
BW
B
GW
BWE
CLK
CE
1
CE
2
CE
3
OE
87
89
98
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联同步
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为高。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。在使用
与CE联同步
1
和CE
3
选择/取消选择该设备。
输入 -
芯片使能3输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联同步
1
和CE
2
选择/取消选择该设备。
输入 -
输出使能，异步输入，低电平有效。
控制的方向
异步I / O引脚。当低时， I / O引脚用作输出。当拉高高， DQ
引脚三态，并作为输入数据引脚。在第一时钟的OE被屏蔽
一个读周期从取消选中状态时出现。
输入 -
提前输入信号，采样CLK ，低电平有效的上升沿。
当
同步断言，它会自动增加一个突发周期的地址。
输入 -
地址选通从处理器，采样在CLK的上升沿，活性
同步
低。
当置为低电平，呈现给设备地址被捕获的
地址寄存器。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE
1
is
拉高高。
输入 -
地址选通从控制器，取样在CLK的上升沿，活性
同步
低。
当置为低电平，呈现给设备地址被捕获的
地址寄存器。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。
输入 -
ZZ “休眠”输入，高电平有效。
当一个置为高电平时，器件
异步非时间关键“休眠”状态与数据的完整性保护。对于正常操作
化，该引脚为低电平或悬空。 ZZ引脚具有内部上拉下来。
I / O-
双向数据I / O线。
作为输入，它们馈入一个片上的数据的寄存器，它
同步是通过CLK的上升沿触发。为输出，他们提供包含数据
在通过在前面的介绍中的地址所指定的存储器位置
时钟上升沿读周期。销的方向由OE控制。当OE
为低电平时，引脚用作输出。高电平时， DQS和DQP
[A ： B]
是
置于三态条件。
地
I / O电源
供应
I / O接地
输入 -
STATIC
地面的装置的核心。
电源为I / O电路。
地面的I / O电路。
选择爆秩序。
当连接到GND选择线性突发序列。当绑
到V
DD
或悬空选择交错突发序列。这是一个带针和
应保持装置操作期间是静态的。模式引脚有一个内部上拉电阻。
第17页4
97
92
86
ADV
ADSP
83
84
ADSC
85
ZZ
64
的DQ
DQP
[A ： B]
58,59,62,63
68,69,72,73,
74,8,9,
12,13
18,19,22,23,
24
17,40,67,90
4,11,20,27,
54,61,70,77
5,10,21,26,
55,60,71,76
31
V
DD
V
SS
V
DDQ
V
SSQ
模式
15,41,65,91电源
电源输入到该装置的核心。
文件编号： 38-05220修订版**
CY7C1328F
引脚说明
（续）
针
NC
TQFP
1,2,3,6,7,14,
16,25,28,29,
30,38,39,42,
43,51,52,53,
56,57,66,75,
78,79,95,96
TYPE
描述
未连接。
内部没有连接到芯片。
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
该CY7C1328F支持系统的二级缓存
利用线性或交错突发序列。该
交错突发为了支持Pentium和i486
处理器。线性脉冲串序列适合于处理器的
即利用线性突发序列。突发顺序是用户
可选择的，并且是由采样MODE输入来确定。
访问可以与任何处理器地址启动
频闪（ ADSP ）或控制器地址选通（ ADSC ） 。
通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[A ： B]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
同步芯片选择CE
1
，CE
2
，CE
3
和
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果CE ADSP被忽略
1
为高。
单一的读访问
当满足以下条件，该访问被启动
满意在时钟的上升： （ 1 ） ADSP或ADSC为低电平时，
（ 2 ）片选都置为有效，和（3 ）的写信号
（ GW ， BWE ）都是拉高高。如果CE ADSP被忽略
1
为HIGH 。呈现给地址输入端的地址是
存储到地址前进逻辑和地址
注册时提交给存储器核心。它对应
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的数据的上升沿
被允许通过输出寄存器和上传播
内t对数据总线
co
如果OE是低电平有效。唯一例外的
当SRAM从取消选择状态，新兴的发生
为选中状态，其输出时总是三态
的存取的第一个周期。的存取的第一个周期后，
输出由所述参考信号的控制。连续
单个读周期总是得到支持。
该CY7C1328F是一个双循环取消选择一部分。一旦
SRAM是由芯片选择，要么取消，在时钟上升沿
ADSP或ADSC信号，其输出将三态立即
之后的下一个时钟的上升。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
是满足于时钟的上升： （ 1 ） ADSP为低电平，并
（ 2 ）芯片选择断言活跃。给出的地址是
装入地址寄存器和地址
同时被输送到存储器核心地位的逻辑。
写信号（ GW ， BWE和BW
[A ： B]
）和ADV输入是
在这第一个周期忽略。
ADSP触发写操作需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
呈现给DQX输入数据被写入，对应
在存储器核心应的地址位置。如果GW为高，
然后写操作是由BWE和带宽控制
[A ： B]
信号。该CY7C1328F提供字节写入功能，是
在写周期说明表所述。断言
字节写使能输入（ BWE ）与选定的字节写
输入将有选择地写入到只有所需的字节数。不是字节
字节写操作过程中选择将保持不变。一
同步自定时写入机制已经提供
为了简化写入操作。
由于CY7C1328F是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQ输入。这样做将三态输出驱动器。
为安全起见， DQ会自动三态
每当一个写周期被检测，而不管该状态
OE 。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
拉高HIGH ， （ 3 ）芯片选择断言活跃，
（ 4）写输入相应组合（ GW ， BWE ，
和BW
[A ： B]
）被置为有效进行写入
所需的字节（ S） 。 ADSC触发写访问需要
单时钟周期来完成。给出的地址是
装入地址寄存器和地址
同时被输送到存储器核心地位的逻辑。
在这个周期的阿德福韦输入被忽略。如果一个全局写的
进行的，该数据提供给DQ
X
被写入到
在该存储芯对应的地址位置。如果一个字节
写操作进行的，只有被选中的字节写入。字节
字节写操作期间未选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1328F是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQ
X
输入。这样做将三态输出驱动器。
为安全起见， DQ
X
自动三态
每当一个写周期被检测，而不管该状态
OE 。
文件编号： 38-05220修订版**
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