功能逻辑图ATV2500B
注意：
1.
不需要ATV2500BQ或ATV2500BQL的PLCC版本，使其与ATV2500H和ATV2500L兼容
引脚排列。
2
ATV2500B
ATV2500B
描述
该ATV2500Bs在提供最高密度可编程逻辑器件
40或44引脚封装。随着他们的完全连接的逻辑
阵列和灵活的宏单元结构，高利用率门
是容易得到的。
该ATV2500Bs是围绕一个组织
一个通用的
与或阵列。
所有的引脚和反馈方面始终可用
能够每宏。每38逻辑引脚排列
输入口，分别为触发器的输出。
在ATV2500Bs ， 4项产品被输入到每一个
和项。此外，每个宏单元的3和项
可以被组合以提供高达12个乘积项
和项与
没有任何性能损失
。每个触发器是
单独的可选择的是或者D-或T型，提供
进一步的逻辑压实。另外，触发器24可以是
旁路以提供内部组合反馈到
逻辑阵列。
产品方面提供个性化的时钟和同步
复位为每个触发器。触发器也可以是individu-
盟友配置为直接输入引脚的时钟。每个输出
放有它自己的实现乘积项。八同步
预设的乘积项服务于本地组四个或
八个触发器。寄存器预载功能被提供给
简化测试。所有寄存器自动复位时
电。
几个低功率设备选项允许选择的
对于很多功耗敏感的应用的最佳解决方案。
每个选项显著降低系统
动力并提高系统的可靠性。
功能逻辑图说明
该ATV2500B功能逻辑图描述了
的输入端之间的互连，反馈引脚和
逻辑单元。所有的互连通过赎罪路由
GLE全局总线。
该ATV2500Bs很简单，统一的可编程逻辑器件。
24宏单元编号为0到23的每个巨
rocell包含17门。所有与门有172
输入。五较低的产品方面提供AR1 ， CK1 ，
CK2 ， AR2和OE 。它们是： 1异步复位
和每触发器的时钟，和一个输出使能。前12名
乘积项被分为三个总和而言，这是
使用如图所示的宏蜂窝图。
八个同步预置条件分布在2/4巳
燕鸥。前四个宏单元共享预设为0，接下来的两
共享预置1 ，依此类推，最后2宏观结束
单元共享预设7 。
14个专用输入和它们的补用
在全局总线编号的位置，如图所示。每
宏提供了六个输入到全局总线： （左到
右） F2反馈
(1)
真与假，触发器Q1真实，
假的，并且销真假。所占据的位置
在全局总线，这些信号都是在六个数
公交车图旁边的每个宏。
注意：
1.可以在触发器的输入（D / T 2 ）或输出（Q 2 ）可
被反馈的ATV2500Bs 。
3
绝对最大额定值*
在偏置emperature .................................. -55 ° C至+ 125°C
存储温度..................................... -65 ° C至+ 150°C
任何引脚的电压
对于地面........................................- 2.0V至+ 7.0V
(1)
在输入引脚电压
相对于地面
在编程....................................- 2.0V至+ 14.0V
(1)
编程电压与
对于地面......................................- 2.0V至+ 14.0V
(1)
一体化紫外线擦除剂量.............................. 7258 W
秒/厘米
2
*注意：
强调超越那些绝对马克西在“上市
妈妈额定值“，可能会造成永久性损坏
装置。这是一个额定值只和功能
该设备在这些或任何其他条件的操作
超越那些在运营仲表示系统蒸发散
本规范的系统蒸发散是不是暗示。接触
绝对最大额定值条件下工作
期间可能会影响器件的可靠性。
最低电压为-0.6V DC可能下冲
到-2.0V为小于20ns的脉冲。最大输出
放脚电压
年龄为V
CC
+ 0.75V直流可能高估
拍摄到+ 7.0V为小于20ns的脉冲。
注意：
1.
直流和交流工作条件
广告
工作温度（外壳）
V
CC
电源
0°C - 70°C
5V ± 5%
产业
-40°C - 85°C
5V ± 10%
军事
-55°C - 125°C
5V ± 10%
引脚电容
中（f = 1MHz时， T = 25℃）
(1)
典型值
C
IN
C
OUT
注意：
4
8
最大
6
12
单位
pF
pF
V
IN
= 0V
V
OUT
= 0V
条件
1.典型值标称电源电压。该参数仅取样，而不是100％测试。
4
ATV2500B
ATV2500B
输出逻辑，注册
(1)
输出逻辑， Combinatiorial
(1)
注意：
1.
S2 = 0
这些图显示了等效的逻辑功能，并不一定是实际的电路实现。
在条款
S0
0
0
1
D/T1
8
12
8
D/T2
4
4
(1)
4
输出CON组fi guration
注册（Q1） ; Q2 FB
注册（Q1） ; Q2 FB
注册（Q1） ; D / T2 FB
X
X
0
1
1
1
1
0
1
1
4
4
(1)
4
(1)
4
4
4
(1)
4
4
S5
X
S2 = 1
S1
0
S0
0
在条款
D/T1
4
(1)
D/T2
4
输出CON组fi guration
组合（ 8项） ;
Q2 FB
组合（ 4项） ;
Q2 FB
组合（ 12项） ;
Q2 FB
组合（ 8项） ;
D / T2 FB
组合（ 4项） ;
D / T2 FB
S1
0
1
1
S3
0
1
S4
0
1
S5
0
1
输出继电器配置
低电平有效
高电平有效
注册1型
D
T
注册2型
D
T
S6
0
1
S7
0
1
Q1时钟
CK1
CK1 PIN1
Q2时钟
CK2
CK2 PIN1
1
0
注意：
1.这四个方面都与D / T1共享。
时钟选项
5
