摘要：利用dsp和cpld来设计宽带信号源，将dsp软件控制上的灵活性和cpld硬件上的高速、高集成度和可编程性有机地结合起来，一方面使得信号源控制简单、可靠，同时保证产生的信号高速、准确。

    关键词：dsp，cpld，宽带信号源

    1　引言

    信号源是雷达系统的重要组成部分。雷达系统常常要求信号源稳定、可靠、易于实现、具有预失真功能，信号的产生及信号参数的改变简单、灵活。本文采用dsp和cpld来设计信号源的控制部分，一方面能利用dsp软件控制的灵活性，另一方面又能利用cpld硬件上的高速、高集成度和可编程性。使用这种方法可以充分利用软件支持来生成和加载任意波形数据，并能方便地实现对信号参数的控制和对波形数据的随意修改，同时又能保证信号产生的高速、灵活可控。

    2　系统结构

    采用波形存储直读法，即通过对存储的波形采样数据进行数模变换，直接生成模拟信号的一种方法。图1为信号源的系统结构。本信号源可工作于联机和脱机两种方式。联机工作时，波形数据从微机加载，由dsp控制，通过cpld内的数据通道写入sram，经回读、校验后，从sram内高速送入到数／模转换器件产生雷达信号。脱机工作时，波形数据可在系统上电时由eeprom加载，eeprom中可存放一组波形数据，也可存储多组数据以方便应用。

    3　硬件实现

    3．1　tms320f206与eeprom的接口设计

    在实际系统中，dsp采用ti公司的tms320f206芯片，eeprom采用microchip公司的24lc256 cmos串行eeprom（图2）。tms320f206属于定点、静态cmos数字信号处理器。它采用先进的哈佛结构，具有片内外设、片内存储器及专用的运算指令集，这些特点使得此器件使用灵活方便。24lc256工作电压为2．5v～5．5v，容量为32k×8bit，为两线串行接口总线，标准与i2ctm兼容。scl为24lc256的时钟输入管脚，sda为其串行地址／数据输入／数据输出管脚。24lc256提供读顺序地址内容的操作方式，其内部的地址指针在每次读操作完成之后加1，此地址指针允许在一次读操作期间，连续顺序地读出整个存储器的内容。其时序如图3所示。

    设计中将tms320f206的通用i／o端口io2模拟出scl的时钟，io3负责将数据写入和从24lc256读出（tms320f206与24lc256的接口如图1所示）。脱机工作时，其流程如图4。

    3．2　cpld设计

    可编程逻辑器件采用xilinx公司的cpld，型号为xc95288xl－6tq144c。该器件为144－pin tqfp封装，内部有288个宏单元，最高工作时钟为151mhz。xc95288xl内部逻辑分为三部分：tms320f206与微机接口的通信、高速地址计数、sram片选读写信号的产生。

    3．2．1　tms320f206经过cpld与微机接口的通信

    tms320f206与微机接口的通信采用并行接口协议（epp），主要完成从微机加载数据到sram、将数据从sram回读到微机，整个过程对于并行接口来说采用查询方式，对于tms320f206来说采用中断方式。tms320f206使用　引脚接收由cpld发出的中断，通过设置tms320f206片内寄存器irm与icr，使tms320f206响应中断 而不响应 。其时序如图5和6所示。

    脱机工作状态下，从并口加载数据时，微机将数据发送到并口，并发出低脉冲，cpld接收stb到后，置busy＝1，发出中断信号，tms320f206接收到中断后，控制cpld锁存数据，并将数据写入sram，置busy＝0；从并口回读数据时，微机设置并口为输入状态，然后发出autofeedxt