如果设计中信号有高速跳变的边沿,就必须考虑到在PCB上存在传输线效应的问题。MC56F8023VLC现在普遍使用的具有很高时钟频率的快速℃更是存在这样的问题。解决这个问题有一些基本原则:如果采用CMOS或T儿电路进行设计,工作频率小于10MHz,布线长度应该不大于7in(1血=2.~s0cm)。工作频率在50MHz,布线长度应不大于1.5h。如果工作频率达到或超过75MHz,布线长度应在hn。对于CaAs芯片最大的布线长度应为0.3h。如果超过这个标准,就存在传输线效应的问题。

   星形拓扑结构若保持每分支线近视等长则可有效避免时钟信号的不同步问题, 但在密度很高的PCB上手工完成布线十分困难。采用自动布线器是完成星形布线的最好方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算,也可通过CAD工具计算出特征阻抗值和终端匹配电 阻值。

   在上面的两个例子中使用了简单的终端电阻,实际可选择更复杂的匹配终端。 第一种是RC匹配终端。RC匹配终端可以减少回路功率消耗,但只能用于信 号工作比较稳定的情况,这种方式最适合对时钟线信号进行匹配处理,但缺点是 RC匹配终端中的电容可能影响信号的形状和传播速度。解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根线的布线顺序及布线结构。当使用高速逻辑器件时,除非走线分支长度保持很短,否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下,PCB走线采用两种基本拓扑结构,即菊花链(D缸叩Ch乩n)布线和星形(⒊ar)布线。

   对于菊花链布线,布线从驱动端开始,依次到达各接收端。如果使用串联电阻来改变信号特性,串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面,菊花链走线效果最好。但这种走线方式布通率最低,不容易100%布通。实际设计中,使菊花链布线中分支长度尽可能短。

   例如,高速T儿电路中的分支端长度应小于1.5in。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收不同步。