由于NH3比N2更易于解离,所以式(53)的反应中,大部分N离子来 源于NH3,N2主要起稀释和平衡气压的作用,但也会参与反应。式(54)的反应则不采用NH3, KDZTR33B直接用N2提供N离子,反应速度会相应降低。不论是哪种反应制备的氮化硅,其中除了Sl原子和N原子之外,还有含量不等的H原子,主要以S←H,NH的形式存在。H原子的含量及存在方式,对氮化硅薄膜的致密度、折射率、应力大小有极大影响。H离子的来源有两个:⒊H4和NH3,所以即便是式(5趔)的反应也无法制备不含H的氮化硅。人们可以根据器件特性的需要,通过变化工艺参数来调整H原子含量,从而得到理想性能的氮化硅薄膜。反应温度,气体流量,射频电源频率和功率,反应气压等都可以影响氮化硅中H原子含量及其性质。一般来说,(SiH4+NH3)/N2比例越大,高频电源(13.3MHZ)功率越大,反应温度越低,H含量越高,本征应力越低(有时也叫沉积应力)。我们在5.1节中曾提到,对于硅衬底为(100)晶面的半导体器件,应力加载于载流子隧道,可对器件驱动电流产生极大的影响。对于NM(B器仵而言,拉应力可以显著提升(110>和(100)晶向沟道的电子迁移率;而压应力则只对<110>晶向的空穴起作用,对于<100>晶向沟道的空穴作用可以忽略不计。在CMC)S工艺流程中,通常会采用一种有等离子增强化学气相沉积生长的氮化硅,作为半导体器件和后段互连线之间的金属前通孔(contact)的刻蚀阻挡层。随着半导体器件I艺的发展,对于器件工作速率的要求越来越高,这一道刻蚀阻挡层被赋予了更多的使命,可以通过沉积工艺和沉积后处理来调整其薄膜应力,从而对NMOS和PMOS器件均产生积极影响。在应力记忆技术发展初、中期,人们普遍认为氮化硅的本征应力对应力记忆效应有至关重要的影响。因而,SMT所用的氮化硅的主流工艺通常呈现高频电源功率较小,N2比例较大,沉积温度较高的特点,这种工艺所制备的氮化硅应力可达1GPa以上「26]。但随着应力记忆机理逐渐得到澄清,很多人开始关注高温退火之后氮化硅的应力变化L27]以及产生的塑性形变大小[26~2引。对于氮化硅薄膜自身特性的研究重新成为热点话题,有人提出用低拉应力氮化硅[26],甚至是压应力氮化硅[27],取代传统的高拉应力氮硅。这种方案的优点在于退火之后的应力变化非常显著,在本征应力的基础上可以有1.2GPa以上的应力跃升,这种变化不但可以比传统的应力记忆效应更好地提升NMOS的器件性能,甚至可以降低SMT对图形尺寸分布的依赖性[27],并且不需要通过光刻、刻蚀的额外工序来去除PMOS区域的氮化硅薄膜「26卩。甚至为了进一步降低最终的氢含量、提高拉应力,有人研究出沉积加等离子体处理,以及沉积加紫外光照射的复合工艺,这一探索在后面将要讲到的高应力氮化硅刻蚀阻挡层技术中,被广泛应用。作为一种新兴的应力工程,SMT对NM(DS器件性能的提升有着极其重要的贡献,但其自身仍处于不断的完善之中,其中氮化硅的I艺优化日益得到业界学者的重视。不得不提的是,尽管SMT是90nm以下(尤其是65nm节点以下)不可或缺的利器,但应用这种技术仍然存在不少风险,主要体现在I艺复杂性、漏电流加剧、器件可靠性恶化等方面。