MT41K128M16JT-107:K

DDR3 SDRAM采用双数据速率架构，实现高速运行。
双数据速率体系结构是一种8n预取体系结构，其接口de签名用于在I/O引脚上每个时钟周期传输两个数据字。一次读或写
DDR3 SDRAM的操作有效地由内部DRAM核心的单个8n位宽，四个时钟周期数据传输和I/O引脚的八个相应的n位宽，一个半时钟周期数据传输组成。
差分数据频闪(DQS, DQS#)与数据一起对外传输
用于DDR3 SDRAM输入接收器的数据捕获。DQS与数据居中对齐
对于写道。读取的数据由DDR3 SDRAM传输，并沿边缘对齐
数据用闪光灯。
DDR3 SDRAM从差分时钟(CK和ck#)操作。CK的交叉
走高和ck#走低被称为CK的正边。Control, com命令和地址信号在CK的每个正边注册。输入数据注册，注册在WRITE前段后DQS的第一个上升沿，输出数据引用，注册在READ前段后DQS的第一个上升沿。
对DDR3 SDRAM的读写访问是面向突发的。访问从一个特定的选定的位置开始，并在一个已编程的
序列。访问从ACTIVATE命令的注册开始，然后
然后是READ或WRITE命令。注册的地址位与
ACTIVATE命令用于选择要访问的银行和行。与READ或WRITE命令一致注册的address bits用于选择
银行和开始列的位置为突发访问。
设备使用READ和WRITE BL8和BC4。可具有自动预充功能
启用提供自定时行预充，在爆发结束时启动
访问。
与标准DDR SDRAM一样，DDR3 SDRAM的流水线式多银行架构
允许并发操作，从而通过隐藏行预收费和激活时间提供高带宽。
提供了一个自我刷新模式，以及一个省电、关机模式