TM4C123GH6PM

TM4C123GH6PM微控制器的组件特性和通用功能将在下一节中详细讨论。所有Tiva™C系列的成员，包括TM4C123GH6PM微控制器，都围绕ARMCortex-M处理器核心设计。ARM Cortex-M处理器为高性能、低成本的平台提供核心，满足最小内存实现、减少pin数和低功耗的需求，同时提供出色的计算性能和对中断的特殊系统响应。1.3.1.1处理器内核(seepage69) 32位ARM Cortex-M4F架构，适用于内存占用小的嵌入式应用。拇指-2混合16 /32位指令集，在通常与8位和16位设备相关联的紧凑内存大小中，提供了32位ARM核心所期望的高性能，通常在微控制器类应用程序的几kb内存范围内——单周期乘法指令和硬件划分——原子位操作(位带)、提供最大内存利用率和流线型外围控制——不对齐的数据访问、使数据有效地挤进内存■IEEE754-compliant单精度浮点单元(FPU)■16位SIMD向量处理单元■快速代码执行许可较慢的处理器时钟或增加睡眠模式时间■哈佛架构的特点是独立的指令和数据公共汽车■高效的处理器内核,硬件划分和快速数字信号处理方向的乘法累加算法。内存保护单元(MPU)为受保护的操作系统功能提供了一种特权模式TM4C123GH6PM控制器包括ARM嵌套矢量中断控制器(NVIC)。NVIC和Cortex-M4F以处理程序模式优先处理所有异常。处理器stateisautomaticallystoredtothestackonanexceptionandautomaticallyrestoredfromthestack位于中断服务例程(ISR)的末尾。中断向量与状态保存并行获取，从而支持有效的中断条目。处理器支持尾链，这意味着可以执行背靠背中断，而不需要状态保存和恢复的开销。软件可以在7个异常(系统处理程序)和78个中断上设置8个优先级。■确定性、fastinterruptprocessing: always12cycles orjust6cycleswithtail-chaining(这些值反映没有FPU叠加)■外屏敝中断信号(敝中断)可以直接执行敝中断处理程序的安全关键应用动态reprioritizable中断■■异常中断处理通过硬件实现所需的注册操作1.3.1.4 SystemControlBlock(渣打银行)(seepage125)渣打银行提供系统实现和系统信息控制，包括配置、控制和报告系统异常。1.3.1.5 MemoryProtectionUnit(MPU) (seepage125) thempusportsstandard darm7protectedmemorysystemarchitecture (PMSA)模型。mpupuesfullsupportforprotectionregions、overlappingprotectionregion、accesspertasks和向系统导出内存属性。