HMC7043LP7FETR 时钟驱动器及分配 2:14 fanout buffer with SPI and dividers

HMC7043LP7FETR

特征


jedec jesd204b支持


低附加抖动：2457.6兆赫（12千赫至20兆赫）时小于15 fs rms


极低噪音地板：−155.2 dBc/Hz，983.04 MHz


最多14个LVDS、LVPECL或CML型设备时钟（DCLK）


最大clkoutx/clkoutx和sclkoutx/sclkoutx


频率3200兆赫


JESD204B兼容系统参考（Sysref）脉冲


25 ps模拟和半时钟输入周期数字延迟


14个时钟中的每一个独立可编程


输出通道


SPI可编程可调噪声地板与功耗


用于简化jesd204b同步的sysref有效中断


支持多个的确定性同步


HMC7043器件


用于输出的Rfsyncin pin或SPI控制的同步触发器


JESD204B同步


确定系统健康状况的GPIO报警/状态指示器


支持高达6 GHz的时钟输入


48根引线，7 mm×7 mm LFCSP封装


应用


JESD204B时钟生成


蜂窝基础设施（多载波GSM、LTE、W-CDMA）


数据转换器时钟


相控阵参考分布


微波基带卡


一般说明


HMC7043是用于


高速数据超低相位噪声参考值的分布


具有并行或串行（JESD204B型）接口的转换器。


HMC7043设计用于满足多载波的要求。


GSM和LTE基站设计，并提供广泛的


时钟管理和分配功能简化基带


以及无线卡时钟树的设计。


HMC7043提供14个低噪声和可配置输出


提供与许多不同组件接口的灵活性


基站收发站（BTS）系统，如数据转换器，


本地振荡器、发送/接收模块、现场可编程


门阵列（FPGA）和数字前端ASIC。HMC7043


每个


JESD204B接口要求。


系统设计者可以生成较少的DCLK和


SysRef对，并配置其余输出信号路径


独立相位和频率。DCLK和SysRef


时钟输出可以配置为支持不同的信号


标准，包括CML、LVDS、LVPECL和LVCMOS，以及


不同的偏压条件，以适应不同的板插入损耗。


HMC7043的一个独特特征是


14个通道的灵活相位管理。所有


14个通道同时具有频率和相位调整功能。这个


输出也可编程为50Ω或100Ω内部和


外部终止选项。


HMC7043设备具有同步的射频同步功能。


多个HMC7043设备可以确定地确保


所有时钟输出都以相同的边缘开始。这次行动是


通过重新表述嵌套的HMC7043或SysRef控件实现


单位/除法器，确定，然后重新启动输出


这个新相位的分频器。


HMC7043采用48芯，7 mm×7 mm LFCSP。


包装上有一个裸露的垫接地。